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通過FPGA智能調(diào)試工具縮短驗(yàn)證時(shí)間
設(shè)計(jì)人員選擇具有優(yōu)秀調(diào)試能力的FPGA器件，可以縮短開發(fā)周期并降低成本，同時(shí)顯著加快上市速度。FPGA和SoC設(shè)計(jì)人員要克服許多挑戰(zhàn)，才可以把產(chǎn)品投入生產(chǎn)。
2016-11-10
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搞定DC/DC電源轉(zhuǎn)換方案設(shè)計(jì)，靠這11條金律！
搞嵌入式的工程師們往往把單片機(jī)、ARM、DSP、FPGA搞的得心應(yīng)手，而一旦進(jìn)行系統(tǒng)設(shè)計(jì)，到了給電源系統(tǒng)供電，雖然也能讓其精心設(shè)計(jì)的程序運(yùn)行起來，但對于新手來說，有時(shí)可能效率低下，往往還有供電電流不足或過大引起這樣那樣的問題，本文十大金律輕松搞定DC/DC電源轉(zhuǎn)換電路設(shè)計(jì)。
2016-10-31
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十年FPGA開發(fā)經(jīng)驗(yàn)工程師肺腑之言
在學(xué)習(xí)一門技術(shù)之前我們往往從它的編程語言入手，比如學(xué)習(xí)單片機(jī)時(shí)，我們往往從匯編或者C語言入門。所以不少開始接觸FPGA的開發(fā)人員，往往是從VHDL或者Verilog開始入手學(xué)習(xí)的。但我個(gè)人認(rèn)為，若能先結(jié)合《數(shù)字電路基礎(chǔ)》系統(tǒng)學(xué)習(xí)各種74系列邏輯電路，深刻理解邏輯功能，對于學(xué)習(xí)HDL語言大有裨益，往往會(huì)起到事半功倍的效果。
2016-10-27
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適用于 FPGA、GPU 和 ASIC 系統(tǒng)的電源管理
分析和解決問題的負(fù)擔(dān)常常落在系統(tǒng)設(shè)計(jì)師的肩上。配置設(shè)計(jì)方案復(fù)雜的數(shù)字部分已經(jīng)占據(jù)了這些設(shè)計(jì)師的大部分精力。因此處理設(shè)計(jì)方案的模擬和電源部分就成了主要挑戰(zhàn)，因?yàn)殡娫床⒎侨绾芏嘣O(shè)計(jì)師所預(yù)期的那樣是個(gè)簡單的任務(wù)。
2016-10-26
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例解電路去耦技術(shù)，看了保證不后悔
如果電源引腳上存在紋波和/或噪聲，大多數(shù)IC都會(huì)有某種類型的性能下降。數(shù)字IC的噪聲裕量會(huì)降低，時(shí)鐘抖動(dòng)則可能增加。對于高性能數(shù)字IC，例如微處理器和FPGA，電源額定容差(例如±5%)包含直流誤差、紋波和噪聲之和。只要電壓保持在容差內(nèi)，數(shù)字器件便符合規(guī)范。
2016-10-21
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FPGA和音頻處理器實(shí)現(xiàn)獨(dú)特工業(yè)應(yīng)用
自現(xiàn)場可編程邏輯器件(FPGA)面世以來，通常瞄準(zhǔn)最大的市場區(qū)間——通信行業(yè)。雖然大多數(shù)FPGA開發(fā)人員仍然以通信應(yīng)用為重點(diǎn)，但他們越來越多地關(guān)注存儲和服務(wù)器市場，尤其是日益增長的音頻處理，通過結(jié)合音頻處理器的功能和FPGA器件的靈活性，能夠支持許多創(chuàng)新應(yīng)用。
2016-10-18
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FPGA與ASIC，誰將引領(lǐng)移動(dòng)端人工智能潮流？
人工智能方興未艾，無數(shù)初創(chuàng)公司和老牌公司都在積極開發(fā)以人工智能應(yīng)用為賣點(diǎn)的智能硬件。目前，強(qiáng)大的云端人工智能服務(wù)（如谷歌的Alpha Go）已經(jīng)初現(xiàn)端倪，同時(shí)，人們也希望能把人工智能也帶到移動(dòng)終端，尤其是能夠結(jié)合未來的物聯(lián)網(wǎng)應(yīng)用。
2016-10-17
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FPGA提升電機(jī)控制系統(tǒng)的性能和設(shè)計(jì)靈活性
電動(dòng)機(jī)總體上消耗了很大一部分的全球電力,從而帶來了更復(fù)雜的電機(jī)控制設(shè)計(jì)，這些設(shè)計(jì)使用基于傳感器和無傳感器反饋回路和先進(jìn)的算法，實(shí)現(xiàn)更精密的控制和更高的電機(jī)效率。
2016-09-22
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相移時(shí)延如何改善DC/DC轉(zhuǎn)換器性能？
在大多數(shù)需要通過單一輸入源調(diào)節(jié)多路輸出電壓的步降電源轉(zhuǎn)換應(yīng)用中，開關(guān)穩(wěn)壓器會(huì)在向FPGA、DSP和微處理器提供負(fù)載點(diǎn)（POL）電源時(shí)，施加高輸入均方根（RMS）電流和噪聲。為解決此問題，設(shè)計(jì)工程師通常會(huì)采用高輸入濾波（但有附加成本），以減輕傳導(dǎo)型電磁干擾（EMI）和/或輻射型電磁干擾，同時(shí)對較高的系統(tǒng)I2R功率損耗加以控制。
2016-09-20
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不用處理器控制FPGA總線的方法
許多FPGA設(shè)計(jì)使用嵌入式處理器實(shí)現(xiàn)控制。典型的解決方案是使用Nios這樣的軟處理器，雖然內(nèi)置硬處理器的FPGASoC也變得很流行了。圖1顯示的是一個(gè)典型的Altera FPGA系統(tǒng)，其中包含了處理器和通過Altera的Avalon內(nèi)存映射(MM)總線連接的各種外設(shè)。這些處理器極大地簡化了終端應(yīng)用，但要求很強(qiáng)的編程背景和復(fù)雜的工具鏈知識。這將妨礙調(diào)試，特別是當(dāng)硬件工程師不想求助軟件工程師，只需要一種簡單的方式讀寫外設(shè)時(shí)。
2016-08-10
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面積緊湊的PCB也可實(shí)現(xiàn)高功率數(shù)字控制與遙測功能
對于任何人來說，數(shù)字電源系統(tǒng)管理 (DPSM) 在通信和計(jì)算機(jī)行業(yè)內(nèi)的持續(xù)采用，在很大程度上繼續(xù)由位于其系統(tǒng)架構(gòu)核心的 20nm 以下 ASIC 和 / 或 FPGA 所需之高電流水平驅(qū)動(dòng)都是不足為奇的。我們以下一代數(shù)據(jù)中心交換機(jī)中使用的最新 ASIC 為例來說明。
2016-07-21
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FPGA和CPLD內(nèi)部自復(fù)位電路設(shè)計(jì)方案
復(fù)位信號是時(shí)序電路設(shè)計(jì)的基本信號，本文描述了復(fù)位的定義，分類及不同復(fù)位設(shè)計(jì)的影響，并討論了針對FPGA和CPLD的內(nèi)部自復(fù)位方案。
2016-07-12
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