跨時鐘域（CDC）

 

數(shù)據(jù)轉(zhuǎn)換器和附加的邏輯設備(這里是 FPGA)都是復雜的同步子系統(tǒng)，具有相關(guān)的分層時鐘架構(gòu)，加強了本地的確定性。必須使用一個外部的低抖動主時鐘來同步兩個域在 ADC 中，當使用雙時鐘 FIFO 將數(shù)據(jù)從編碼器時鐘域傳輸?shù)桨l(fā)送器/串行化時鐘域時，會產(chǎn)生可變延遲。在FPGA 中，當使用收發(fā)器緩沖將數(shù)據(jù)從接收器/反串行化器傳輸?shù)浇獯a器，以及使用輸出緩沖將數(shù)據(jù)從解碼器傳輸?shù)接脩魬脮r，會產(chǎn)生可變延遲。EV12AQ600 的輸出數(shù)據(jù)通過 4 對 ESIstream 串行線傳輸。由于CDC 的緣故，每根線的延遲都略有不同。EV12AQ600 數(shù)據(jù)輸出端的每根線的延遲可在 126 到 142 個時鐘周期之間變化（32 個UI 的可變延遲）。此外，ADC 和接收解碼器之間的物理距離延遲了數(shù)據(jù)傳輸。PCB 上平行線的長度的任何差異都會進一步增加鏈路的延遲或偏差。

 

EV12AQ600 亮點亮點 

●EV12AQ600 亮點

●高達 6.4 Gsps

●高達 6.5 GHz 帶寬

●集成的交叉點開關(guān)

 

在接收端去除偏差（參考圖 2）和重新對齊數(shù)據(jù)幀以考慮產(chǎn)生的到達時間差，需要在 LD 輸出緩沖中實現(xiàn)靈活的數(shù)據(jù)緩沖。去除偏差可使接收端的線路正確地對齊。很快我們就會看到，這是通過一個時間計數(shù)器實現(xiàn)的—— 它訓練系統(tǒng)并建立延遲限制。一旦得出了這個限制值，則可標記一個“釋放數(shù)據(jù)”事件。

 

EV12AQ600 同步時鐘

●fCLK & fSSO

 ●fCLKMAX = 6.4 GHZ (fserial = 2 x fCLK)

 ●fSSO = fCLK/32

 

避免亞穩(wěn)態(tài)

需要強調(diào)的一點是，必須保證系統(tǒng)產(chǎn)生的同步信號SYNC 在亞穩(wěn)態(tài)(MZ)之外采樣。此外，采樣應該始終發(fā)生在相同的ADC 主時鐘(fCLK)邊緣，以確保整個多通道采樣系統(tǒng)的確定性延遲。

 

物理信號偏差

 

在傳統(tǒng)的 PCB 上，6GHz 的采樣系統(tǒng)在 50 歐姆微帶線（即銅線）上通常會產(chǎn)生6.5ps/mm的傳播延遲。

 

因此，數(shù)據(jù)線之間的任何長度變化都會引入額外的傳輸延遲。LD 去偏差緩沖區(qū)的大小也應考慮到這個因素。

 

P, V, T 的影響

 

過程（如半導體制程）、電壓和溫度隨時間的差異會影響電子系統(tǒng)的工作點。這也是為什么器件需經(jīng)歷完全的測試、驗證以得出性能參數(shù) —— 即建立 PVT 邊界條件。任何旨在提供確定性延遲的系統(tǒng)都必須足夠健壯，以避免 P、V 或 T 的變化影響確定性。這需要一些控制的機制以允許初始系統(tǒng)校準，以及一個監(jiān)控性能隨時間變化的二階方法。我們稍后將繼續(xù)討論這一話題。

 

考慮到以上的所有因素，如果同步脈沖和接收輸出緩沖區(qū)“有效數(shù)據(jù)”之間的延遲是固定不變的，則系統(tǒng)的延遲是確定性的（圖 2：釋放數(shù)據(jù)）。此外，如果經(jīng)歷了多次上電和復位循環(huán)后，延遲的行為可以重現(xiàn)，則這一事件是健壯的。

 

使用同步標志流程解決 ADC 的亞穩(wěn)態(tài)

 

為了避免亞穩(wěn)態(tài)，需引入相對于主時鐘的門事件延遲，如圖3 所示。這種方法本質(zhì)上是一種重新計時的方法。同步 EV12AQ600 的四個核心需要精確的時鐘以實現(xiàn)核心的精確交織。這是 ADC 時鐘管理單元（CMU）的工作， CMU 還通過 SYNC_CTRL 寄存器（0x000C）實現(xiàn)亞穩(wěn)態(tài)緩解功能。在初始化時，ADC 通過置位SYNC_FLAG 位（0x000D=1）標記出亞穩(wěn)態(tài)。一旦被置位，SYNC_CTRL寄存器允許用戶編程ADC 采樣邊緣（圖3）。要避免亞穩(wěn)態(tài)，只需檢查 SYNC_FLAG 是否被重新置位。如果一切正常，則 SYNC_FLAG 保持為低（在 EV12AQ600 的手冊中有SYNC_FLAG 的工作流程）。

 

 

圖 2 在 LD 中去除 ADC 輸出數(shù)據(jù)的偏差

 

 

圖 3 同步脈沖延遲避開亞穩(wěn)態(tài)區(qū)

 

同步鏈：一種實現(xiàn)多通道確定性的簡單方法

 

EV12AQ600 的 CMU 提供了解決內(nèi)部亞穩(wěn)態(tài)的控制方法。值得注意的是，EV12AQ600 通過其同步輸出信號(SYNCO)促進了同步鏈的實現(xiàn)。這個輸出信號可以通過菊花鏈連接到擴展系統(tǒng)中的其他 ADC 上，可始終保持確定性和相位相干采樣。這對于相位信息至關(guān)重要的系統(tǒng)（如波束形成應用中的合成孔徑雷達(SAR)）來說是一個巨大的優(yōu)勢。雖然這一方法在多通道系統(tǒng)中擴展了確定性采樣，但它只影響模擬前端。它無法保證發(fā)送到LD 的輸出數(shù)據(jù)是確定性的。因此，在數(shù)字域，我們需要進一步的解決方案。

 

確保數(shù)字后端的確定性

前面的圖 2 顯示了不同的 ESS 的到達時間有所不同。消除這些線路偏差的一個低開銷的方法是創(chuàng)建一個延遲計數(shù)器——這在LD 中很容易實現(xiàn)（如圖4）。

 

計數(shù)器累加從 ADC 初始同步脈沖開始的時鐘周期數(shù)和LD 接收的最慢的 ESS。在這種情況下，“釋放數(shù)據(jù)”事件標志著接收數(shù)據(jù)反串行化的完成。通過訓練系統(tǒng)，同步延遲量化了最慢的 ESIstream 線路的鏈路延遲，包括鏈路層和物理銅線互聯(lián)的影響。

 

計數(shù)器延遲考慮到所有接收緩沖區(qū)數(shù)據(jù)的后續(xù)對齊。顯然，在大型分布式系統(tǒng)中，每個轉(zhuǎn)換器的數(shù)據(jù)鏈路延遲不同，需要在初始訓練階段建立。幸運的是，在ESIstream 系統(tǒng)中，同步鏈可輔助加強確定性采樣。同步事件可調(diào)整 data ready 信號，并針對最慢的線路進行延遲并留有適當?shù)挠嗔?，擴展了分布式系統(tǒng)的確定性延遲。

 

 

圖 4 同步計數(shù)器環(huán)路延遲“data lanes ready”信號，直到最慢的線路準備好

 

管理 PVT 對確定性的影響

 

隨著采樣頻率的增加，特別是當 EV12AQ600 接近6.4GHz 的上限時，溫度變化引入的時鐘信號偏差會導致系統(tǒng)偏離確定性操作，這一點需要加以防范。

 

Teledyne e2v 提出了以下兩種對策：

 

• 對系統(tǒng)的溫度變化進行參數(shù)化描述，以確定其正常工作極限

 

• 開發(fā)一個動態(tài)的微調(diào)算法以設置同步脈沖邊緣的位置顯然，后一種方法更復雜，但可在整個生命周期提供更大的靈活性，也增加了開發(fā)的成本。

 

 

圖 5 最具挑戰(zhàn)性的系統(tǒng)環(huán)境可能需要精確的延遲方法

 

熱特性

這里的目標是建議一個安全的中溫工作點，以確保確定性，然后在工作范圍內(nèi)調(diào)整溫度，并監(jiān)控 ADC 的亞穩(wěn)態(tài)區(qū)(MZ)的 SYNC_FLAG。通過生成的 MZ 映射，可以確定特定溫度下，對于最佳工作余量的最佳 SYNC_EDGE值（0：上升沿，1: 下降沿）。將這些信息保存在本地查找表里，系統(tǒng)就能夠調(diào)整合適的 SYNC_EDGE 應對溫度的變化。

 

詳細的 MZ 映射有助于避免亞穩(wěn)態(tài)。這種方法的一個局限性與老化引入的變化有關(guān)。很難參數(shù)化整個生命周期的性能，也難以得出和時間相關(guān)的 MZ 映射。在這種情況下，另一種方法可能會有所幫助。

 

 

溫控算法

這是一種動態(tài)調(diào)整同步脈沖相位偏移（相對于主時鐘）的算法，可作為 LD 中的一個額外的時間延遲模塊來實現(xiàn) —— 例如Xilinx FPGA 中的ODELAY 模塊。 如前所述，首先建立一個中溫確定性工作點。

 

然后，使用SYNC_FLAG 流程，在整個相位范圍內(nèi)（0 到 360 度）調(diào)整同步信號相對主時鐘的相位，并監(jiān)視每片 ADC 的SYNC_FLAG 置位事件。這個過程建立了同步相位余量的范圍。有了這些信息，確定性操作可通過以下方式維持：

 

●設置同步脈沖的最大相位余量

 ●或動態(tài)調(diào)整相位以避免亞穩(wěn)態(tài)

 

采用任何一種策略都需要仔細的系統(tǒng)級考慮。在高時鐘頻率下，相位余量受到很大的限制，如圖5 所示。根據(jù)權(quán)衡和布線的考慮，可能需要引入精細的同步相位調(diào)整控制，該控制由每片ADC 外部的時間延遲IC 提供。

 

表 1 幀長度的選擇決定邏輯資源和數(shù)據(jù)速率

 

有一個因素決定了整體延遲——數(shù)據(jù)幀長度的選擇。這影響邏輯器件的設計。表 1 量化了選擇 1 個、2 個 或3 個字的幀長度的影響。

 

現(xiàn)代的 FPGA 可以解碼高達 400-500MHz 的線路數(shù)據(jù)速率。然而，實際應用中還需從經(jīng)濟的角度考慮。某些應用或許只需要較慢的幀速率。這可以用較長的幀實現(xiàn)（表1）。

 

但是，這種選擇會影響所需數(shù)字資源的復雜度，并隱式地增加總的絕對延遲（圖6）。

 

圖 6 用單位間隔 (UI) 表示的總系統(tǒng)延遲

 

ESISTREAM與JESD204B/C的簡介

雖然 JESD204B/C 可實現(xiàn)可重構(gòu)性，但毫無疑問的是，信號處理行業(yè)對其隱含的復雜性十分警惕。一個供應商的技術(shù)文檔寫著“JESD204 生存指南”。這個問題來源于多時鐘域和復雜的傳輸層。這兩種方法的高級特性總結(jié)如下（表2）。

 

ESIstream 消除了 JESD204 傳輸層編碼的復雜性，除此之外還有一個優(yōu)點，即它是一個簡單的協(xié)議，規(guī)范文檔只有 12 頁。此外，如下的幾個原因使應用ESIstream 更加簡單：

 

• 消除本地多幀時鐘（LMFC），簡化了幀結(jié)構(gòu)，幫助調(diào)試

• 無需考慮 PCB 上同步信號布線等長，因為它在每片轉(zhuǎn)換器里在SYNCO 輸出端重新計時到主時鐘

• 消除外部 SYSREF 信號，因此 ESIstream 通常無需額外的硬件來實現(xiàn)確定性

• 確定性延遲來源于一次訓練流程。一旦延遲參數(shù)被確定，對于給定的設計，這些參數(shù)是固定的。因此ESIstream 非常容易投入生產(chǎn)。

 

 

表 2 JESD204B/C 和 ESIstream 的特點總結(jié)

 

結(jié)論

 

管理系統(tǒng)設計以確保確定性延遲，這一點在很多高級應用中是至關(guān)重要的。絕對延遲很少是關(guān)鍵性能的決定因素，而固定（有限）的延遲才是重中之重。在超高速系統(tǒng)中，實現(xiàn)這一目標的難度越來越大，因為時間的余量越來越少。幸運的是，專業(yè)的元器件供應商做了很多努力來解決這些令人頭疼的問題。

 

以EV12AQ600為例，有如下幾項技術(shù)：

 

●從架構(gòu)的角度，最簡單的方法是亞穩(wěn)態(tài)標志（SYNC_FLAG），它與同步邊沿控制配合，允許調(diào)整同步信號的相位，以避免出現(xiàn)不允許的狀態(tài)。

 

●這個重新計時的同步信號可通過菊花鏈連接到一系列ADC 上，確保整個擴展系統(tǒng)的相干采樣相位。

 

●最后，將主時鐘和同步延遲計數(shù)器/發(fā)生器邏輯模塊結(jié)合，提供一個消除 LD 上數(shù)據(jù)線到達時間偏差的簡單的方法。

 

我們認為無需許可證的 ESIstream 因其簡化的數(shù)據(jù)鏈路層在復雜系統(tǒng)中具有明顯的優(yōu)勢。JESD204B/C （sub-classes 1 和 2）也提供了保證確定性的機制，但據(jù)報道，使用這種協(xié)議實現(xiàn)健壯的鏈接操作非常困難。它的許多技術(shù)挑戰(zhàn)來源于傳輸層的復雜性，而這種復雜性與它支持的操作的多樣性有關(guān)。

 

關(guān)于更多的低開銷 ESIstream 的方案，請訪問在線資源中心 ESIstream.com。無論選擇哪個方案，確定性延遲都是一個可實現(xiàn)的系統(tǒng)設計目標。