圖二是一個(gè)使用0.5mm pitch QFN封裝的典型的1.6mm 板厚的6層板PCB設(shè)計(jì):
圖二:QFN封裝PCB設(shè)計(jì)TOP層走線(xiàn)
差分線(xiàn)走線(xiàn)線(xiàn)寬/線(xiàn)距為:8/10, 走線(xiàn)距離參考層7mil,板材為FR4.
圖三:PCB差分走線(xiàn)間距與疊層
從上述設(shè)計(jì)我們可以看出,在扇出區(qū)域差分對(duì)間間距和差分對(duì)內(nèi)的線(xiàn)間距相當(dāng),會(huì)使差分 對(duì)間的串?dāng)_增大。
圖四是上述設(shè)計(jì)的差分模式的近端串?dāng)_和遠(yuǎn)端串?dāng)_的仿真結(jié)果,圖中D1~D6是差分端口。
圖四:差分模式端口定義及串?dāng)_仿真結(jié)果
從仿真結(jié)果可以看出,即使在并行走線(xiàn)較短的情況下,差分端口D1對(duì)D2的近端串?dāng)_在5GHz超過(guò)了-40dB,在10GHz達(dá)到了-32dB,遠(yuǎn)端串?dāng)_在15GHz達(dá)到了-40dB。對(duì)于10Gbps及以上的應(yīng)用而言,需要對(duì)此處的串?dāng)_進(jìn)行優(yōu)化,將串?dāng)_控制到-40dB以下。
優(yōu)化方案分析
對(duì)于PCB設(shè)計(jì)來(lái)說(shuō),比較直接的優(yōu)化方法是采用緊耦合的差分走線(xiàn),增加差分對(duì)間的走線(xiàn)間距,并減小差分對(duì)之間的并行走線(xiàn)距離。
圖五是針對(duì)上述設(shè)計(jì)使用緊耦合差分線(xiàn)進(jìn)行串?dāng)_優(yōu)化的一個(gè)實(shí)例:
圖五 緊耦合差分布線(xiàn)圖
圖六是上述設(shè)計(jì)的差分模式的近端串?dāng)_和遠(yuǎn)端串?dāng)_的仿真結(jié)果:
圖六 緊耦合差分端口定義及串?dāng)_仿真結(jié)果
從優(yōu)化后的仿真結(jié)果可以看出,使用緊耦合并增加差分對(duì)之間的間距可以使差分對(duì)間的近端串?dāng)_在0~20G的頻率范圍內(nèi)減小4.8~6.95dB。遠(yuǎn)端串?dāng)_在5G~20G的頻率范圍內(nèi)減小約1.7~5.9dB。
表一 近端串?dāng)_優(yōu)化統(tǒng)計(jì)
表二 遠(yuǎn)端串?dāng)_優(yōu)化統(tǒng)計(jì)
除了在布線(xiàn)時(shí)拉開(kāi)差分對(duì)之間的間距并減小并行距離之外,我們還可以調(diào)整差分線(xiàn)走線(xiàn)層和參考平面的距離來(lái)抑制串?dāng)_。距離參考層越近,越有利于抑制串?dāng)_。在采用緊耦合走線(xiàn)方式的基礎(chǔ)上,我們將TOP層與其參考層之間的距離由7mil調(diào)整到4mil。
圖七 疊層調(diào)整示意圖
根據(jù)上述優(yōu)化進(jìn)行仿真,仿真結(jié)果如下圖:
圖八 疊層調(diào)整后串?dāng)_仿真結(jié)果
值得注意的是,當(dāng)我們調(diào)整了走線(xiàn)與參考平面的距離之后,差分線(xiàn)的阻抗也隨之發(fā)生變化,需要調(diào)整差分走線(xiàn)滿(mǎn)足目標(biāo)阻抗的要求。芯片的SMT
焊盤(pán)距離參考平面距離變小之后阻抗也會(huì)變低,需要在SMT焊盤(pán)的參考平面上進(jìn)行挖空處理來(lái)優(yōu)化SMT焊盤(pán)的阻抗。具體挖空的尺寸需要根據(jù)疊層情況進(jìn)行仿真來(lái)確定。
圖九 疊層調(diào)整后QFN焊盤(pán)阻抗優(yōu)化示意圖
從仿真結(jié)果可以看出,調(diào)整走線(xiàn)與參考平面的距離后,使用緊耦合并增加差分對(duì)之間的間距可以使差分對(duì)間的近端串?dāng)_在0~20G的頻率范圍內(nèi)減小8.8~12.3dB。遠(yuǎn)端串?dāng)_在0~20G范圍內(nèi)減小了2.8~9.3dB。
表三 近端串?dāng)_優(yōu)化統(tǒng)計(jì)
表四 遠(yuǎn)端串?dāng)_優(yōu)化統(tǒng)計(jì)
結(jié)論
通過(guò)仿真優(yōu)化我們可以將由小間距QFN封裝在PCB上引起的近端差分串?dāng)_減小8~12dB,遠(yuǎn)端串?dāng)_減小3~9dB,為高速數(shù)據(jù)傳輸通道提供更多裕量。本文涉及的串?dāng)_抑制方法可以在制定PCB布線(xiàn)規(guī)則和疊層時(shí)綜合考慮,在PCB設(shè)計(jì)初期避免由小間距QFN封裝帶來(lái)的串?dāng)_風(fēng)險(xiǎn)。
(來(lái)源:志博PCB,作者: 楊多多)