從產(chǎn)品需要進(jìn)行設(shè)計(jì)、整改認(rèn)證的整個(gè)過程看EMC工程師必須掌握以下技能：

1、EMC的基本測(cè)試項(xiàng)目以及測(cè)試過程掌握，具體點(diǎn)就是要對(duì)FCC，CE這些標(biāo)準(zhǔn)熟，對(duì)于認(rèn)證結(jié)構(gòu)的流程熟；
2、產(chǎn)品對(duì)應(yīng)EMC的標(biāo)準(zhǔn)掌握，不論國(guó)標(biāo)，還是國(guó)際標(biāo)準(zhǔn)都要熟；
3、產(chǎn)品的EMC整改定位思路掌握，要熟悉一些分析方法和手段，要對(duì)常見的PCB layout軟件進(jìn)行必要的操作；
4、產(chǎn)品的各種認(rèn)證流程掌握，要有一些認(rèn)證的資源，比如到那里進(jìn)行認(rèn)證；
5、產(chǎn)品的硬件知識(shí)，對(duì)電路(主控、接口)了解，對(duì)容易產(chǎn)生EMI的信號(hào)的處理措施；
6、EMC設(shè)計(jì)整改元器件(電容、磁珠、濾波器、電感、瞬態(tài)抑制器件等)使用掌握，比如什么時(shí)候需要用到ESR,ESL小的電容等等；
7、產(chǎn)品結(jié)構(gòu)屏蔽設(shè)計(jì)技能掌握，熟悉一些屏蔽材料。

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第一講：完美的EMC電路設(shè)計(jì)攻略之：遵循三大規(guī)律、三個(gè)要素
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第二講： 完美的EMC電路設(shè)計(jì)攻略之：元器件選型（上）
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第三講： 完美的EMC電路設(shè)計(jì)攻略之：元器件選型（下）
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第四講：完美的EMC電路設(shè)計(jì)攻略之：PCB設(shè)計(jì)要點(diǎn)
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第五講：完美的EMC電路設(shè)計(jì)攻略之：EMC工程師必備技能
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EMC電路設(shè)計(jì)要點(diǎn)

在考慮EMI控制時(shí)，設(shè)計(jì)工程師及PCB板級(jí)設(shè)計(jì)工程師首先應(yīng)該考慮IC芯片的選擇。集成電路的某些特征如封裝類型、偏置電壓和芯片的：工藝技術(shù)(例如CMoS、ECI、刀1)等都對(duì)電磁干擾有很大的影響。

1. 集成電路EMl來源

PCB中集成電路EMI的來源主要有：數(shù)字集成電路從邏輯高到邏輯低之間轉(zhuǎn)換或者從邏輯低到邏輯高之間轉(zhuǎn)換過程中，輸出端產(chǎn)生的方波信號(hào)頻率導(dǎo)致的EMl

2 信號(hào)電壓和信號(hào)電流電場(chǎng)和磁場(chǎng)芯片自身的電容和電感等。集成電路芯片輸出端產(chǎn)生的方波中包含頻率范圍寬廣的正弦諧波分量，這些正弦諧波分量構(gòu)成工程師所關(guān)心的EMI頻率成分。最高EMI頻率也稱為EMI發(fā)射帶寬，它是信號(hào)上升時(shí)間(而不是信號(hào)頻率)的函數(shù)。

計(jì)算EMI發(fā)射帶寬的公式為： f=0.35/Tr

式中，廠是頻率，單位是GHz;7r是信號(hào)上升時(shí)間或者下降時(shí)間，單位為ns。

從上述公式中可以看出，如果電路的開關(guān)頻率為50MHz，而采用的集成電路芯片的上升時(shí)間是1ns，那么該電路的最高EMI發(fā)射頻率將達(dá)到350MHz，遠(yuǎn)遠(yuǎn)大于該電路的開關(guān)頻率。而如果匯的—上升時(shí)間為5肋Fs，那么該電路的最高EMI發(fā)射頻率將高達(dá)700MHz。

電路中的每一個(gè)電壓值都對(duì)應(yīng)一定的電流，同樣每一個(gè)電流都存在對(duì)應(yīng)的電壓。當(dāng)IC的輸出在邏輯高到邏輯低或者邏輯低到邏輯高之間變換時(shí)，這些信號(hào)電壓和信號(hào)電流就會(huì)產(chǎn)生電場(chǎng)和磁場(chǎng)，而這些電場(chǎng)和磁場(chǎng)的最高頻率就是發(fā)射帶寬。電場(chǎng)和磁場(chǎng)的強(qiáng)度以及對(duì)外輻射的百分比，不僅是信號(hào)上升時(shí)間的函數(shù)，同時(shí)也取決于對(duì)信號(hào)源到負(fù)載點(diǎn)之間信號(hào)通道上電容和電感的控制的好壞，因此，信號(hào)源位于PCB板的匯內(nèi)部，而負(fù)載位于其他的IC內(nèi)部，這些IC可能在PCB上，也可能不在該P(yáng)CB上。為了有效地控制EMI，不僅需要關(guān)注匯;芭片自身的電容和電感，同樣需要重視PCB上存在的電容和電感。

當(dāng)信號(hào)電壓與信號(hào)回路之間的鍋合不緊密時(shí)，電路的電容就會(huì)減小，因而對(duì)電場(chǎng)的抑制作用就會(huì)減弱，從而使EMI增大;電路中的電流也存在同樣的情況，如果電流同返回路徑之間鍋合不;佳，勢(shì)必加大回路上的電感，從而增強(qiáng)了磁場(chǎng)，最終導(dǎo)致EMI增加。這充分說明，對(duì)電場(chǎng)控制不佳通常也會(huì)導(dǎo)致磁場(chǎng)抑制不佳。用來控制電路板中電磁場(chǎng)的措施與用來抑制IC封裝中電磁場(chǎng)的措施大體相似。如同PCB設(shè)計(jì)的情況，IC封裝設(shè)計(jì)將極大影響EMI。

電路中相當(dāng)一部分電磁輻射是由電源總線中的電壓瞬變?cè)斐傻摹．?dāng)匯的輸出級(jí)發(fā)：跳變并驅(qū)動(dòng)相連的PCB線為邏輯“高”時(shí)，匯芯片將從電源中吸納電流，提供輸出級(jí)月需的能量。對(duì)于IC不斷轉(zhuǎn)換所產(chǎn)生的超高頻電流而言，電源總線姑子PCB上的去輥網(wǎng)絡(luò)止于匯的輸出級(jí)。如果輸出級(jí)的信號(hào)上升時(shí)間為1.0ns，那么IC要在1.0ns這么短的時(shí)P內(nèi)從電源上吸納足夠的電流來驅(qū)動(dòng)PCB上的傳輸線。電源總線上電壓的瞬變?nèi)Q于電源j線路徑上的申。感、吸納的電流以及電流的傳輸時(shí)間。電壓的瞬變由下面的公式所定義：

式中，L是電流傳輸路徑上電感的值;dj表示信號(hào)上升時(shí)間間隔內(nèi)電流的變化;dz表示d流的傳輸時(shí)間(信號(hào)的上升時(shí)間)的變化。

由于IC管腳以及內(nèi)部電路都是電源總線的一部分，而且吸納電流和輸出信號(hào)的上于時(shí)間也在一定程度上取決于匯的工藝技術(shù)，因此選擇合適的匯就可以在很大程度上控偉上述公式中提到的三個(gè)要素。

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封裝特征在電磁干擾控制中的作用

IC封裝通常包括硅基芯片、一個(gè)小型的內(nèi)部PCB以及焊盤。硅基芯片安裝在小型64PCB上，通過綁定線實(shí)現(xiàn)硅基芯片與焊盤之間的連接，在某些封裝中也可以實(shí)現(xiàn)直接連接小型PCB實(shí)現(xiàn)硅基芯片上的信號(hào)和電源與匯封裝上的對(duì)應(yīng)管腳之間的連接，這樣就實(shí)到了硅基芯片上信號(hào)和電源節(jié)點(diǎn)的對(duì)外延伸。因此，該匯的電源和信號(hào)的傳輸路徑包括餡基芯片、與小型PCB之間的連線、PCB走線以及匯封裝的輸入和輸出管腳。對(duì)電容和宅感(對(duì)應(yīng)于電場(chǎng)和磁場(chǎng))控制的好壞在很大程度上取決于整個(gè)傳輸路徑設(shè)計(jì)的好壞，某些設(shè)計(jì)特征將直接影響整個(gè)IC芯片封裝的電容和電感。

先看硅基芯片與內(nèi)部小電路板之間的連接方式。許多的匯芯片都采用綁定線來實(shí)頸硅基芯片與內(nèi)部小電路板之間的連接，這是一種在硅基芯片與內(nèi)部小電路板之間的極細(xì)6t電線。這種技術(shù)之所以應(yīng)用廣泛是因?yàn)楣杌酒蛢?nèi)部小電路板的熱脹系數(shù)(CU)相近‘芯片本身是一種硅基器件，其熱脹系數(shù)與典型的PCB材料(如環(huán)氧樹脂)的熱脹系數(shù)有相大的差別。如：果硅基芯片的電氣連接點(diǎn)直接安裝在內(nèi)部小PCB上的話，那么在一段相對(duì)較短的時(shí)間之后，IC封裝內(nèi)部溫度的變化導(dǎo)致熱脹冷縮，這種方式的連接就會(huì)因?yàn)閿嗔讯?。綁定線是一種適應(yīng)這種特殊環(huán)境的引線方式，它可以承受較大負(fù)荷的彎曲變形而不容易斷裂。

采用綁定線的問題在于，每一個(gè)信號(hào)或者電源線的電流環(huán)路面積的增加將導(dǎo)致電感值升高。獲得較低電感值的優(yōu)良設(shè)計(jì)就是實(shí)現(xiàn)硅基芯片與內(nèi)部PCB之間的直接連接，也就是說硅基芯片的連接點(diǎn)直接聯(lián)結(jié)在PCB的焊盤上。這就要求選擇使用一種特殊的PCB板基材料，這種材料應(yīng)該具有極低的熱膨脹系數(shù)。而選擇這種材料將導(dǎo)致匯芯片整體成本的增加，因而采用這種工藝技術(shù)的芯片并不常見，但是只要這種將硅基芯片與載體PCB直接連接的IC存在：并且在設(shè)計(jì)方案中可行，那么采用這樣的IC器件就是較好的選擇。

一般來說，在匯封裝設(shè)計(jì)中，降低電感并且增大信號(hào)與對(duì)應(yīng)回路之間或者電源與地之間電容是選擇集成電路芯片過程的首要考慮因素。舉例來說，小間距的表面貼裝與大間距的表面貼裝：工藝相比，應(yīng)該優(yōu)先考慮選擇采用小間距的表面貼裝工藝封裝的匯芯片，而這兩種類型的表面貼裝工藝封裝的IC芯片都優(yōu)于過孔引線類型的封裝。BGA封裝的匯芯片同任何常用的封裝類型相比具有最低的引線電感。從電容和電感控制的角度來看，小型的封裝和更細(xì)的間距通?？偸谴硇阅艿奶岣?。

引線結(jié)構(gòu)設(shè)計(jì)的一個(gè)重要特征是管腳的分配。由于電感和電容值的大小都取決于信號(hào)或者是電源與返回路徑之間的接近程度，因此要考慮足夠多的返回路徑。

電源管腳和地管腳應(yīng)該成對(duì)分配，每一個(gè)電源管腳都應(yīng)該有對(duì)應(yīng)的地管腳相鄰分布，而且在這種引線結(jié)構(gòu)中應(yīng)該分配多個(gè)電源管腳和地管腳對(duì)。這兩方面的特征都將極大地降低電源和地之間的環(huán)路電感，有助于減少電源總線上的電壓瞬變，從而降低EAdI。由于習(xí)慣上的原因，現(xiàn)在市場(chǎng)上的許多芯片并沒有完全遵循上述設(shè)計(jì)規(guī)則，但I(xiàn)C設(shè)計(jì)和生產(chǎn)廠商都深刻理解這種設(shè)計(jì)方法的優(yōu)點(diǎn)，因而在新的IC芯片設(shè)計(jì)和發(fā)布時(shí)廠商更關(guān)注電源的連接。

理想情況下，需要為每一個(gè)信號(hào)管腳都分配一個(gè)相鄰的信號(hào)返回管腳(如地管腳)。實(shí)際情況并非如此，眾多的IC廠商是采用其他折中方法。在BGA封裝中，一種行之有效的設(shè)計(jì)方法是在每組八個(gè)信號(hào)管腳的中心設(shè)置一個(gè)信號(hào)的返回管腳，在這種管腳排列方式下，每一個(gè)信號(hào)與信號(hào)返回路徑之間僅相差一個(gè)管腳的距離。而對(duì)于四方扁平封裝(QFP)或者其他鷗翼(gullw切g(shù))型封裝形式的IC來說，在信號(hào)組的中心放置一個(gè)信號(hào)的返回路徑是不現(xiàn)實(shí)的，即便這樣也必須保證每隔4到6個(gè)管腳就放置一個(gè)信號(hào)返回管腳。需要注意的是，不同的匯工藝技術(shù)可能采用不同的信號(hào)返回電壓。有的IC使用地管腳(如TIL器件)作為信號(hào)的返回路徑，而有的IC則使用電源管腳(如絕大多數(shù)的ECI‘器件)作為信號(hào)的返回路徑，也有的IC同時(shí)使用電源管腳和地管腳(比如大多數(shù)的CMoS器件)作為信號(hào)的返回路徑。因此設(shè)計(jì)工程師必須熟悉設(shè)計(jì)中使用的IC芯片邏輯系列，了解它們的相關(guān)工作情況。

IC芯片中電源和地管腳的合理分布不僅能夠降低EMI，而且可以極大地改善地彈反射(ground boltnce)效果。當(dāng)驅(qū)動(dòng)傳輸線的器件試圖將傳輸線下拉到邏輯低時(shí)，地彈反射卻仍然維持該傳輸線在邏輯低閉值電平之上，地彈反射可能導(dǎo)致電路的失效或者出現(xiàn)故障。

IC封裝中另一個(gè)需要關(guān)注的重要問題是芯片內(nèi)部的PCB設(shè)計(jì)，內(nèi)部PCB通常也是IC封裝中最大的組成部分，在內(nèi)部PCB設(shè)計(jì)時(shí)如果能夠?qū)崿F(xiàn)電容和電感的嚴(yán)格控制，將極大地改善系統(tǒng)的整體EMI性能。如果這是一個(gè)兩層的PCB板，至少要求PCB板的一面為連續(xù)的地平面層，PCB板的另一面是電源和信號(hào)的布線層。更理想的情況是四層的PCB板，中間的兩層分別是電源和地平面層，外面的兩層作為信號(hào)的布線層。由于匯封裝內(nèi)部的PCB通常都非常薄，四層板結(jié)構(gòu)的設(shè)計(jì)將引出兩個(gè)高電容、低電感的布線層，它特別適合于電源分配以及需要嚴(yán)格控制的進(jìn)出該封裝的輸入輸出信號(hào)。低阻抗的平面層可以極大地降低電源總線亡的電壓瞬變，從而極大地改善EMI性能。