事實(shí)上，真正的開(kāi)關(guān)速度取決于其他幾個(gè)因素，例如切換的速度和保持柵極控制的能力，同時(shí)抑制柵極驅(qū)動(dòng)回路電感帶來(lái)的影響。同樣，低柵極閾值還會(huì)加重Ldi/dt問(wèn)題。根據(jù)具體應(yīng)用建立FET性能模型并采用電子表格記錄數(shù)據(jù)的經(jīng)驗(yàn)豐富的設(shè)計(jì)人員，亦未能從熟悉的模型中獲得雖然MOSFET的芯片和封裝不斷改進(jìn)，但是它們是否能有效的應(yīng)用于電源產(chǎn)品依然面臨著不小的挑戰(zhàn)。除了器件結(jié)構(gòu)和加工工藝，MOSFET的性能還受其他幾個(gè)周?chē)嚓P(guān)因素的影響：如封裝阻抗、印刷電路板(PCB)布局、互連線寄生效應(yīng)和開(kāi)關(guān)速度等。滿意的結(jié)果。

正因?yàn)榱私怆娐分芯w管的性能很重要，所以我們將選用半橋拓?fù)?。這種拓?fù)涫请娏﹄娮友b置最常用的拓?fù)渲弧＿@些例子重點(diǎn)介紹了同步壓降轉(zhuǎn)換器——一個(gè)半橋拓?fù)涞木唧w應(yīng)用。

1、共源極電感效應(yīng) 

 

  

圖1半橋電路

圖1為具備雜散電感和電阻(由封裝鍵合線、引線框以及電路板布局和互連線帶來(lái))等寄生效應(yīng)的半橋電路。共源電感(CSI)傾向于降低控制FET(高邊FET)的導(dǎo)通和關(guān)斷速度。如果與柵極驅(qū)動(dòng)串聯(lián)，通過(guò)CSI的電壓加至柵極驅(qū)動(dòng)上，可使FET處于導(dǎo)通狀態(tài)(條件：V = -Ldi/dt)，從而延遲晶體管的關(guān)斷。這也會(huì)增大控制FET的功耗，如圖2所示。

圖2 功耗曲線

更高的功耗會(huì)導(dǎo)致轉(zhuǎn)換效率降低。另外，由于雜散電感，電路出現(xiàn)尖峰電壓的可能性很高。如果這些尖峰電壓超過(guò)器件的額定值，可能會(huì)引起故障。

為了消除或使這種寄生電感最小化，設(shè)計(jì)人員必須采用類似無(wú)引腳或接線柱的DirecFET等封裝形式，并采用使互連線阻抗最小化的布局。與標(biāo)準(zhǔn)封裝不同，DirecFET無(wú)鍵合線或引線框。因此，它可極大地降低導(dǎo)通電阻，同時(shí)大幅降低開(kāi)關(guān)節(jié)點(diǎn)的振鈴，抑制開(kāi)關(guān)損耗。
 
2、緩和C dv/dt感應(yīng)導(dǎo)通

影響性能的另一個(gè)因素是C dv/dt感應(yīng)導(dǎo)通(和由此產(chǎn)生的擊穿)。C dv/dt通過(guò)柵漏電容CGD的反饋?zhàn)饔?引起不必要的低邊FET導(dǎo)通)，使低邊(或同步)FET出現(xiàn)柵極尖峰電壓。

實(shí)際上，當(dāng)Q2的漏源極的電壓升高時(shí)，電流就會(huì)經(jīng)由柵漏電容CGD 流入總柵極電阻RG。因此，它會(huì)導(dǎo)致同步FET Q2的柵極出現(xiàn)尖峰電壓。當(dāng)該柵極電壓超出規(guī)定的閾值時(shí)，它就會(huì)被迫導(dǎo)通。典型同步壓降轉(zhuǎn)換器拓?fù)渲校紽ET Q2在這種工作模式下的主要波形。

若要準(zhǔn)確地確定低邊或同步MOSFET Q2的這種現(xiàn)象帶來(lái)的功耗，需要對(duì)其漏源電壓VDS_Q2 進(jìn)行一段時(shí)間的鉗位控制。在鉗位控制時(shí)段，其功耗約為： 

 

在這個(gè)等式中，Vcl 代表VDS_Q2 的鉗位電壓值；fs代表開(kāi)關(guān)頻率；Irrm 代表峰值反向恢復(fù)電流；tcl 代表反向恢復(fù)電流由Irrm 降至零所需的時(shí)間。由上式可以看出，C dv/dt感應(yīng)損耗是Vin、dv/dt和開(kāi)關(guān)頻率的函數(shù)，反過(guò)來(lái)，它也會(huì)受驅(qū)動(dòng)速度、柵極電荷Qg、反向恢復(fù)電荷Qrr和布局的影響。因此，要想抑制這種不必要的導(dǎo)通，需要選擇具備低荷比(QGD/QGS1)的適用同步MOSFET Q2。在QGD/QGS1中，QGD代表柵漏米勒電荷，QGS1代表柵極電壓達(dá)到閾值之前的柵源電荷。

盡管降低CDS 或增大CGS可降低C dv/dt感應(yīng)電壓，但Q2的C dv/dt感應(yīng)導(dǎo)通還取決于漏源電壓 VDS-Q2 和閾值電壓Vth。由于柵極閾值電壓會(huì)隨著溫度的升高而降低，因此這個(gè)問(wèn)題在溫度升高情況下會(huì)進(jìn)一步惡化。因此，低閾值FET對(duì)C dv/dt問(wèn)題尤其敏感。

在實(shí)際應(yīng)用中，要想評(píng)估同步MOSFET Q2，需要了解柵極電容的柵極電荷性能。因此，聰明的辦法是調(diào)查C dv/dt感應(yīng)導(dǎo)通，這需要查看累積的米勒電荷。為避免Q2錯(cuò)誤導(dǎo)通，設(shè)計(jì)人員必須確保當(dāng)漏源電壓VDS-Q2 達(dá)到輸入電壓時(shí)，它必須比柵源電容的總電荷低。