【導(dǎo)讀】隨著集成電路尺寸的縮小，以及集成電路工作速率的不斷攀升，數(shù)據(jù)通信網(wǎng)絡(luò)、微處理器、存儲(chǔ)等產(chǎn)品的高速I(mǎi)O接口已經(jīng)達(dá)到幾十甚至上百GHz并對(duì)靜電防護(hù)（ESD）越來(lái)越嚴(yán)格。然而，較大的ESD防護(hù)網(wǎng)絡(luò)擁有高量級(jí)的電容，這對(duì)于接口帶寬非常不利。是否能通過(guò)一種有效的方案，在不減少ESD電容的情況下，有效提升高速接口的帶寬呢？
高速接口市場(chǎng)概況
隨著市場(chǎng)對(duì)5G、大型數(shù)據(jù)中心、人工智能領(lǐng)域需求的持續(xù)增長(zhǎng)，要實(shí)現(xiàn)超量數(shù)據(jù)的傳輸，必然要用到高速接口，這帶動(dòng)了高速接口需求的井噴。
另外，在Memory、MCU、GPU、FPGA等應(yīng)用領(lǐng)域，傳統(tǒng)的高速接口還不能滿(mǎn)足現(xiàn)有的傳輸需求，其能耗、速率還有很大的提升空間，56G高速接口已開(kāi)始投產(chǎn)，112G高速接口的研發(fā)設(shè)計(jì)也已啟動(dòng)。
與此同時(shí)，F(xiàn)oundry的先進(jìn)工藝節(jié)點(diǎn)不斷精進(jìn)突破至7nm、5nm，為高速接口速率提升在物理層面提供了可行性。眾多設(shè)計(jì)公司投入到各種高速接口IP開(kāi)發(fā)中，希望背靠先進(jìn)工藝，能夠讓自家高速接口IP應(yīng)用于集成電路大系統(tǒng)中。
高速接口帶寬提升的設(shè)計(jì)仿真挑戰(zhàn)
1.IO接口電容對(duì)帶寬的惡化
為優(yōu)化高速接口高頻段的信號(hào)損耗，設(shè)計(jì)者通常會(huì)采用高靈敏度接收器及均衡器。然而，這些增加的電路模塊不可避免地增大了系統(tǒng)功耗，因此我們希望能夠找到辦法盡可能減小這些IO接口的電容量。
接口電容主要是由ESD防護(hù)網(wǎng)絡(luò)貢獻(xiàn)，但是，較大的電壓防護(hù)裕度導(dǎo)致ESD電容不宜設(shè)計(jì)得太小。另外，金屬互聯(lián)線(xiàn)和有源器件寄生電容都對(duì)IO接口電容帶來(lái)不利影響，因此設(shè)計(jì)中的最大挑戰(zhàn)在于如何不斷減小這些接口電容，或者規(guī)避這些影響。
2.傳統(tǒng)寬帶提升方案的不足
傳統(tǒng)的帶寬提升方案是Inductive Peaking，即在負(fù)載端串接一個(gè)片上電感。受電感感抗隨頻率增加的影響，總的串聯(lián)阻抗（RD+jwL）也會(huì)隨頻率增加，這樣迫使大量電流流經(jīng)負(fù)載電容，實(shí)現(xiàn)增益寬帶一致性，從而提升工作帶寬。
不過(guò)這種方案在高頻時(shí)會(huì)有明顯的阻抗不連續(xù)和回波損耗較差的問(wèn)題，間接的又拉低了整個(gè)3dB工作帶寬。目前Inductive Peaking方案最大能提升帶寬1.8倍，如果要保證良好帶內(nèi)平坦度，最大只能提升帶寬1.6倍，因此帶寬提升仍有不足。
3.T-coil帶寬提升方案設(shè)計(jì)難度
對(duì)于高速I(mǎi)O接口的帶寬提升方案，業(yè)界用的比較先進(jìn)的方案是利用T-coil片上無(wú)源器件來(lái)實(shí)現(xiàn)。不過(guò)這種技術(shù)的原理及公式推導(dǎo)在2003年才公布于眾，很多設(shè)計(jì)人員還不是很了解。而且T-coil無(wú)源器件共有4個(gè)指標(biāo)參數(shù)，在設(shè)計(jì)仿真時(shí)，很多設(shè)計(jì)人員無(wú)從下手，不清楚如何設(shè)計(jì)優(yōu)化這些關(guān)鍵參數(shù)。
芯和T-coil帶寬提升設(shè)計(jì)仿真解決方案
芯和半導(dǎo)體針對(duì)高速I(mǎi)O接口帶寬提升的問(wèn)題，提供了對(duì)應(yīng)的解決方案，即通過(guò)設(shè)計(jì)及仿真片上無(wú)源T-coil結(jié)構(gòu)，最大限度地對(duì)接口電路實(shí)現(xiàn)阻抗、提升3dB帶寬。
如圖1所示，T-coil是雙端口橋式-T網(wǎng)絡(luò)的一種特例。它由兩個(gè)互相耦合的電感（兩個(gè)電感常常對(duì)稱(chēng)設(shè)計(jì)），和一個(gè)橋接電容（和電感進(jìn)行并聯(lián)諧振，進(jìn)一步提升帶寬）組成，實(shí)際設(shè)計(jì)中還要考慮兩個(gè)電感的耦合因子、線(xiàn)上插損等因素。
當(dāng)某個(gè)負(fù)載加到T-coil電路時(shí)，從節(jié)點(diǎn)1或2處看到的阻抗比較特殊；同時(shí)這兩個(gè)節(jié)點(diǎn)到節(jié)點(diǎn)3（一般連接負(fù)載電容）的傳輸函數(shù)（Vout/Vin）特性也比較有研究?jī)r(jià)值。
圖1 T-coil拓?fù)鋱D
1.T-coil參數(shù)理論分析
芯和半導(dǎo)體已從設(shè)計(jì)理論層面對(duì)T-coil器件進(jìn)行大量分析積累，T-coil的關(guān)鍵設(shè)計(jì)指標(biāo)是自感L1、L2，耦合系數(shù)K，橋接電容Cb。因此首先要對(duì)這四個(gè)指標(biāo)對(duì)應(yīng)的等式方程有充分地理解，才能有的放矢地進(jìn)行器件綜合優(yōu)化。
T-coil傳遞函數(shù)如圖2所示，是一個(gè)四階函數(shù)，包括2個(gè)零點(diǎn)和4個(gè)極點(diǎn)（從分子的二次方程和分母的四次方程可看出）。其中，M是L1和L2之間的互感。
圖2 T-coil帶寬提升系統(tǒng)的傳遞函數(shù)
假設(shè)L1=L2=L，并且選擇好L的值，使得傳遞函數(shù)中分母的兩個(gè)零點(diǎn)和分子中2個(gè)極點(diǎn)抵消掉。L值的選擇，就是要滿(mǎn)足下面兩個(gè)條件式子，如下：
通過(guò)兩個(gè)條件帶入四階傳遞函數(shù)，可以用兩個(gè)極點(diǎn)抵消2個(gè)零點(diǎn)，得到一個(gè)二階傳遞函數(shù)，其方程如下：
芯和半導(dǎo)體通過(guò)多次仿真驗(yàn)證并得出結(jié)論：當(dāng)使用阻尼系數(shù)ξ=0.866進(jìn)行計(jì)算時(shí)，得到T-coil方案能提升2.72倍帶寬，而Inductive peaking方案僅提升1.6倍帶寬。很顯然，采用T-coil的優(yōu)勢(shì)巨大。
2.T-coil高效仿真建模
芯和半導(dǎo)體提供了基于神經(jīng)網(wǎng)絡(luò)算法的無(wú)源器件優(yōu)化平臺(tái)iModeler，它內(nèi)建了豐富的無(wú)源器件參數(shù)化模板，其中包含了T-coil版圖結(jié)構(gòu)。在iModeler軟件中調(diào)用T-coil模板后，設(shè)計(jì)者可以進(jìn)行各種物理尺寸參數(shù)化掃描，然后利用4種參數(shù)的EM公式進(jìn)行器件多指標(biāo)優(yōu)化。
圖3是基于iModeler的T-coil優(yōu)化流程圖，設(shè)計(jì)者在選擇T-coil模板時(shí)，也可根據(jù)需要添加shielding、dummy等版圖結(jié)構(gòu)。
圖3 Xpeedic-iModeler的T-coil器件優(yōu)化流程
iModeler軟件集成于Cadence的Virtuoso環(huán)境中，設(shè)計(jì)人員能快速調(diào)用仿真建模流程。通過(guò)選擇期望的T-coil器件，掃描多個(gè)物理尺寸，設(shè)計(jì)師能得到多個(gè)拓?fù)浣Y(jié)構(gòu)的S參數(shù)模型，如下圖4界面所示。
圖4 T-coil優(yōu)化掃描界面
3.T-coil仿真后處理
在進(jìn)行T-coil仿真設(shè)計(jì)過(guò)程中，設(shè)計(jì)師需要利用電磁場(chǎng)公式對(duì)T-coil模型進(jìn)行迭代分析，觀察仿真結(jié)果是否滿(mǎn)足指標(biāo)要求。
芯和半導(dǎo)體提供了強(qiáng)大的S參數(shù)后處理軟件SnpExpert，它內(nèi)置了豐富的EM公式，通過(guò)這些T-coil公式可以快速分析仿真曲線(xiàn)是否符合要求。
圖5 內(nèi)置公式編輯
圖6 快速繪制結(jié)果曲線(xiàn)
4.橋接電容掃描
芯和半導(dǎo)體提供的iModeler軟件，在完成T-coil設(shè)計(jì)仿真建模后，能夠?qū)-coil模型同步到Cadence電路設(shè)計(jì)和仿真環(huán)境中。為了驗(yàn)證T-coil方案的效果，我們分別搭建了理想和實(shí)際電路進(jìn)行驗(yàn)證。
理想電路：T-coil和橋接電容Cb都是按照理想元器件進(jìn)行設(shè)置。
實(shí)際電路：T-coil是電磁場(chǎng)仿真生成的模型。由于T-coil模型中已經(jīng)存在線(xiàn)圈間耦合電容，所以橋接電容Cb要扣除這部分影響，否則結(jié)果有偏差。因此需要對(duì)Cb進(jìn)行變量掃描，來(lái)找出最優(yōu)值。
圖7從左到右展示了三種驗(yàn)證電路，分別為無(wú)T-coil原始電路、含理想T-coil電路、基于仿真模型T-coil電路進(jìn)。
圖7 T-coil驗(yàn)證
圖8是對(duì)實(shí)際電路中橋接電容Cb的掃描結(jié)果，分別為輸入端的S11（上圖）和負(fù)載電容處的3dB帶寬（下圖）。圖中可見(jiàn)，不同橋接電容對(duì)應(yīng)的S參數(shù)曲線(xiàn)，需要根據(jù)插損和回?fù)p圖選擇最優(yōu)的結(jié)果。
圖8 掃描結(jié)果
總結(jié)
本文首先從高速接口切入，講述了負(fù)載電容對(duì)工作帶寬的負(fù)面影響，并探討了帶寬提升有哪些途徑，接著對(duì)T-coil的參數(shù)公式進(jìn)行推導(dǎo)，從理論的角度提出了最優(yōu)的T-coil解決方案。最后使用芯片無(wú)源器件建模軟件iModeler進(jìn)行方案的實(shí)例驗(yàn)證。如果還想對(duì)接口電路性能做進(jìn)一步優(yōu)化，設(shè)計(jì)者可以參考更為詳細(xì)的文檔，從電路層面進(jìn)行調(diào)整，然后再用iModeler進(jìn)行模型實(shí)現(xiàn)，并按照這種思路反復(fù)迭代直至滿(mǎn)足指標(biāo)。
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