中心論題：

• 分析時域反射TLP系統(tǒng)
• 舉例說明TLP的使用

解決方案：

• 利用TLP可了解集成電路在時域和電流電平ESD事件時的電氣特性
• TLP可測量I-V曲線
• TLP系統(tǒng)測量每個脈沖后的直流泄漏，可檢測受損傷的被測樣品

前言
當(dāng)包括人、家具、機(jī)器、集成電路(IC)或電氣線纜等在內(nèi)的個體或物體充電或放電時，靜電放電(ESD)就會發(fā)生。在普通的居家或辦公環(huán)境中，靜電放電為人體或物體帶來極高的電壓，常常高達(dá)數(shù)千伏(kV)。ESD所產(chǎn)生電流的上升時間可能會短于1納秒(ns)，峰值電流可能高達(dá)數(shù)十安培(A)，且持續(xù)時間能夠長達(dá)數(shù)十到數(shù)百納秒。除非在設(shè)計中納入了強(qiáng)健的ESD保護(hù)功能，否則這種電流電平會損傷電子元件，并擾亂或損傷從手機(jī)到計算機(jī)等電子系統(tǒng)。業(yè)界已經(jīng)發(fā)展出一些ESD測試方法，以確保電子元件和系統(tǒng)在遭受它們可能遇到的ESD沖擊時能夠安然無恙。

集成電路和晶體管等有源元件采用人體模型(HBM)和充電器件模型(CDM)來測試，以此確保它們在受到控制的ESD環(huán)境中制造時能夠不受損傷地予以處理。在非ESD控制環(huán)境中使用時，系統(tǒng)根據(jù)IEC 61000-4-2標(biāo)準(zhǔn)來測試。ESD測試的一項共同特點就是它們所返回的信息有限，無非就是一個元件或系統(tǒng)在某種電壓電平承受ESD應(yīng)力，以及該元件或系統(tǒng)在應(yīng)力條件下能夠存續(xù)或不能存續(xù)，而沒有更進(jìn)一步的信息。1985年，Maloney和N. Khurana提出傳輸線路脈沖(TLP)作為一種研究電流和時域ESD事件下的集成電路技術(shù)和電路行為的方法。這方法已經(jīng)成為集成電路ESD保護(hù)開發(fā)的一種不可或缺的工具，特別是自上世紀(jì)90年代中期Barth Electronics推出首個商用TLP系統(tǒng)以來，猶為如此。

時域反射TLP
X衰減器防止多重反射。衰減器和被測器件中間的電壓和電流探測器將脈沖波形捕獲在數(shù)字示波器的一個屏幕截圖上。?????
線纜傳輸，經(jīng)過衰減器后作用于被測器件(DUT)，并從DUT反射回至衰減器。該50?的傳輸線路通過一個高阻值電阻來充電。傳輸線路的長度決定著脈沖的長度。輕觸開關(guān)S啟動脈沖，而脈沖沿著50脈沖長度為100納秒的時域反射(TDR)TLP是最常見的版本，如圖1所示。阻抗為50

被測器件的電壓和電流是事件和反射脈沖之和。對于100 ns 的被測量器件而言，其電壓電流對的測試方法同樣如圖1所示。在電流-電壓(I-V)曲線上，一個電壓電流對提供單一的一個點。針對被測器件的完整I-V曲線由傳輸線路以逐漸增高的電壓來充電和放電而映射成。商用的100ns?TLP系統(tǒng)而言，事件和反射脈沖在電壓和電流探測器處交疊。因此示波器可以直接測量被測器件在脈沖交疊區(qū)域的電壓和電流。針對阻抗小于50 TLP系統(tǒng)產(chǎn)生從1mA到高達(dá)10或20A的電流脈沖，直至短路。大多數(shù)TLP系統(tǒng)也能夠測量每個脈沖后的直流泄漏，使得系統(tǒng)可以檢測被測樣品所受損傷。

TLP使用示例
圖2展示了一個簡單的電路元件——接地的門nMOS晶體管的TLP測試結(jié)果。接地門nMOS晶體管常用作CMOS集成電路內(nèi)部的保護(hù)元件。專門針對ESD設(shè)計的nMOS能夠承受相當(dāng)大的電流而不會受到損傷。但如果不采取恰當(dāng)?shù)脑O(shè)計，nMOS晶體管就對ESD非常敏感。圖2a顯示的是應(yīng)用于漏極上的TLP應(yīng)力；漏極與接地的源極相對，而門極則與源極相連。圖2b是一個nMOS晶體管的典型TLP I-V曲線。在TLP應(yīng)力處于低位時，晶體管關(guān)閉，且沒有電流流經(jīng)。當(dāng)應(yīng)力電壓達(dá)到漏極的雪崩崩潰等級時，電流開始流出。電壓和電流分別為Vt1和It1時，足夠大的電流流出，導(dǎo)通由漏極(集電極)、襯底(基極)和源極(射極)形成的寄生雙極晶體管。雙極晶體管導(dǎo)通時，電壓會下降，這通常稱作雙極快速反回(bipolar snapback)。雙極區(qū)域由快速反回電壓Vsb和快速反回區(qū)域的阻抗R來鑒定特性。快速反回區(qū)域在第二個擊穿點Vt2,It2處終結(jié)。

當(dāng)結(jié)合圖2c中所示的泄漏測量時，TLP I-V曲線最為有用。每個TLP脈沖之后進(jìn)行nMOS的泄漏測量。泄漏在圖上對應(yīng)于x軸，而脈沖電流為y軸。圖2b和圖2c的y軸比例是一致的，便于進(jìn)行對比。圖2b和圖2c中所顯示的電流和電流為Vt1和It1時從雪崩到快速反回的轉(zhuǎn)變并未導(dǎo)致泄漏增加。而在Vt2, It2時的第二個擊穿轉(zhuǎn)變也并未帶來器件損傷。圖2b中的參數(shù)提供了nMOS ESD特性的很多的信息。Vt1是需要觸發(fā)nMOS保護(hù)特性時的電壓。Vsb和R能用于預(yù)測發(fā)生ESD事件時的nMOS電壓降。It2測量的是晶體管在ESD事件時能夠承受的電流能力。

結(jié)論
要了解集成電路在時域和電流電平ESD事件時電氣特性，TLP是一項不可或缺的工具。研究人體模型(HBM)時用的是100 ns長度的脈沖，而近期5 ns甚至更短的極快TLP(VF-TLP)脈沖也已經(jīng)探索了充電器件模型(CDM)的時標(biāo)。TLP可用于單獨(dú)的電路元件、輸入和輸出緩沖器，以及完整的集成電路。除了測量I-V曲線，TLP還可用于研究時間相關(guān)性和導(dǎo)通時間等特性。

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