【導讀】隨著互連尺寸縮減，阻擋層占總體線體積的比例逐漸增大。因此，半導體行業(yè)一直在努力尋找可取代傳統(tǒng)銅雙大馬士革方案的替代金屬線材料。相比金屬線寬度，阻擋層尺寸較難縮減（如圖1）。氮化鉭等常見的阻擋層材料電阻率較高，且側(cè)壁電子散射較多。因此，相關(guān)阻擋層尺寸的增加會導致更為顯著的電阻電容延遲，并可能影響電路性能、并增加功耗。
虛擬半導體工藝建模是研究金屬線設計選擇更為經(jīng)濟、快捷的方法
由于阻擋層相對尺寸及電阻率增加問題，半導體行業(yè)正在尋找替代銅的金屬線材料。
在較小尺寸中，釕的性能優(yōu)于銅和鈷，因此是較有潛力的替代材料。
隨著互連尺寸縮減，阻擋層占總體線體積的比例逐漸增大。因此，半導體行業(yè)一直在努力尋找可取代傳統(tǒng)銅雙大馬士革方案的替代金屬線材料。
相比金屬線寬度，阻擋層尺寸較難縮減（如圖1）。氮化鉭等常見的阻擋層材料電阻率較高，且側(cè)壁電子散射較多。因此，相關(guān)阻擋層尺寸的增加會導致更為顯著的電阻電容延遲，并可能影響電路性能、并增加功耗。
圖1：銅微縮與阻擋層線結(jié)構(gòu)圖
工程師們已經(jīng)注意到釕和鈷等新的替代金屬線，并對其進行了測試，這些材料可以緩解線寬較窄和面積較小時的電阻率升高問題。工藝建?？捎糜诒日辗治霾煌瑴喜凵疃群蛡?cè)壁角度下，釕、鈷和銅等其他金屬在不同關(guān)鍵尺寸的大馬士革工藝中的性能（圖2）。
通過建模，可以提取總導體橫截面區(qū)域的平均線電阻、線間電容和電阻電容乘積值；隨后，可比較銅、釕、鈷金屬方案的趨勢。
圖2：（上）用于提取電阻和電容的兩條金屬線 3D 結(jié)構(gòu)圖；（下）不同金屬和阻擋層材料的三種情況圖
為系統(tǒng)性地探究使用不同金屬的設計和材料影響，我們通過對三個變量（關(guān)鍵尺寸、深度和側(cè)壁角度）使用蒙特卡羅均勻分布，進行了包含 1000 次虛擬運行的實驗設計。
圖3：電阻電容實驗設計結(jié)果（點：實驗設計數(shù)據(jù)；線：趨勢曲線）從上至下：電容與面積、電阻與面積、電阻電容乘積與面積
圖 3 突出顯示了每種金屬的電阻與電阻電容乘積的交叉點，并表明在較小尺寸上，無需阻擋層的釕方案優(yōu)于其他兩種金屬材料。這一情況分別在線關(guān)鍵尺寸值約為 20nm 和面積值約為 400nm2 時出現(xiàn)。這也表明，無需阻擋層的釕線電阻在線關(guān)鍵尺寸小于約 20nm 時最低; 當線關(guān)鍵尺寸值小于 20nm 時，2nm 氮化鉭阻擋層的電阻率占據(jù)了銅和鈷線電阻的主要部分，造成電阻急劇增加。當線關(guān)鍵尺寸縮減時，也在側(cè)壁和晶界出現(xiàn)額外散射，并導致電阻升高。溝槽刻蝕深度和側(cè)壁角度與電阻之間呈線性關(guān)系；電阻與線橫截面面積成反比例關(guān)系。
我們也分析了線邊緣粗糙度對電阻的影響。
圖4：（上）當線邊緣粗糙度振幅為 1 且相關(guān)性為 1 時，關(guān)鍵尺寸為 20nm 的銅線模型圖；（下）釕和銅線（關(guān)鍵尺寸分別為 15nm、20nm、25nm）實驗設計結(jié)果的箱形圖
在圖 4（下）中，由于無需阻擋層的結(jié)構(gòu)，線關(guān)鍵尺寸為 15nm 時，釕線電阻電容值對線邊緣粗糙度振幅的敏感性遠低于銅，而銅由于高阻力的氮化鉭阻擋層非常易受電阻電容乘積變化的影響。
結(jié)論
傳統(tǒng)的微縮工藝要求阻擋層/內(nèi)襯厚度低至極小的 2-3nm，極大壓縮了現(xiàn)代先進邏輯節(jié)點上銅線的空間。無需阻擋層的釕等新金屬在滿足電磁可靠性需求的同時，已躋身為有希望替代銅的材料。
該研究表明，釕的電阻電容延遲顯著低于其他材料，因此可能是先進節(jié)點上優(yōu)秀的金屬候選材料。通常，許多晶圓實驗都需要完成這類金屬方案路徑探索。虛擬半導體工藝建模是研究金屬線設計選擇更為經(jīng)濟、快捷的方法。
參考資料：
1. Liang Gong Wen et al., "Ruthenium metallization for advanced interconnects," 2016 IEEE International Interconnect Technology Conference / Advanced Metallization Conference (IITC/AMC), San Jose, CA, USA, 2016, pp. 34-36, doi: 10.1109/IITC-AMC.2016.7507651.
2. M. H. van der Veen et al., "Damascene Benchmark of Ru, Co and Cu in Scaled Dimensions," 2018 IEEE International Interconnect Technology Conference (IITC), Santa Clara, CA, USA, 2018, pp. 172-174, doi: 10.1109/IITC.2018.8430407
（作者：泛林集團 Semiverse Solutions 部門半導體工藝與整合部高級經(jīng)理 Daebin Yim）
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