【導(dǎo)讀】在2022年底舉辦的 TSMC OIP 研討會(huì)上，Cadence 資深半導(dǎo)體封裝管理總監(jiān) John Park 先生展示了面向TSMC InFO 技術(shù)的高級(jí)自動(dòng)布線功能。InFO 的全稱為“集成式扇出型封裝（integrated fanout）”，是一種適用于高級(jí)封裝的低性能、低復(fù)雜度的技術(shù)。下圖是 TSMC 演示文稿中一張介紹 InFO 的幻燈片，不難發(fā)現(xiàn)，InFO 有許多不同的類型。
在2022年底舉辦的 TSMC OIP 研討會(huì)上，Cadence 資深半導(dǎo)體封裝管理總監(jiān) John Park 先生展示了面向TSMC InFO 技術(shù)的高級(jí)自動(dòng)布線功能。InFO 的全稱為“集成式扇出型封裝（integrated fanout）”，是一種適用于高級(jí)封裝的低性能、低復(fù)雜度的技術(shù)。下圖是 TSMC 演示文稿中一張介紹 InFO 的幻燈片，不難發(fā)現(xiàn)，InFO 有許多不同的類型。
InFO 的首個(gè)應(yīng)用實(shí)例出現(xiàn)在 2016 年，是用于移動(dòng)應(yīng)用的 InFO-PoP，在應(yīng)用處理器晶粒上添加了一個(gè) DRAM 封裝。然后是面向 HPC 的 InFO_oS，允許將多個(gè)晶粒置于越來(lái)越大的封裝中。最新的技術(shù)是 InFO_3D，允許邏輯和邏輯之間垂直堆疊，并在下方布線，以便分配電源分配網(wǎng)絡(luò)和信號(hào)。
在本文中，我們不打算重申使用高級(jí)封裝的優(yōu)勢(shì)，而是進(jìn)行擴(kuò)展，假設(shè)以采用最先進(jìn)的節(jié)點(diǎn)為前提來(lái)進(jìn)行設(shè)計(jì)。
如前文所述，高級(jí)封裝和異構(gòu)集成如今已成為所有半導(dǎo)體設(shè)計(jì)的熱門話題。
1、布線已成為高級(jí)封裝技術(shù)的主要瓶頸
從上表中可以看出，如今的布線難度越來(lái)越大。左側(cè)是倒裝芯片球柵陣列 (FCBGA) 的要求，其中最多有幾千個(gè)連接。RDL 信號(hào)布線將信號(hào)從相對(duì)較小的單個(gè)晶粒分散到焊球上。
右側(cè)是本文將要討論的技術(shù)——3D 異構(gòu)集成晶圓級(jí)封裝（3D heterogeneous integration wafer-level packaging,），簡(jiǎn)稱 3DHI-WLP。這種封裝通常包含多個(gè)chiplets小芯片，并可能存在數(shù)萬(wàn)個(gè)信號(hào)連接，因此 RDL 信號(hào)布線不僅是分配信號(hào)，同時(shí)也要處理從小芯片到小芯片（chiplet-to-chiplet）的布線。電源布線同樣錯(cuò)綜復(fù)雜，多種方法均可實(shí)現(xiàn)。
在細(xì)節(jié)層次上，業(yè)界面臨的挑戰(zhàn)有：
小芯片到小芯片和扇出 RDL 布線要求
高效的引腳逃逸模式
布線通道密度
復(fù)雜過(guò)孔堆疊
提高良率的互連倒圓角
將信號(hào)和電源網(wǎng)絡(luò)放在一起進(jìn)行布線，以達(dá)到最佳密度
重用重復(fù)的模式
電源/接地過(guò)孔放置
為了應(yīng)對(duì)這些挑戰(zhàn)，Cadence 和 TSMC 通力合作，為 InFO 技術(shù)開發(fā)新一代——
自動(dòng)信號(hào)布線解決方案
支持高容量設(shè)計(jì)的多線程自動(dòng)布線引擎
支持TSMC電氣、物理和良率規(guī)則的布線
支持屏蔽、差分信號(hào)和倒圓角/淚滴插入（見上圖）
帶有重用結(jié)構(gòu)的預(yù)先逃逸布線
基于分片的布線，支持復(fù)制
自動(dòng)電源布線解決方案
混合和匹配 IC 樣式及 BGA 樣式的電源布線（條紋/軌道和平面）
鎖定結(jié)構(gòu)，防止在相鄰區(qū)域工作時(shí)發(fā)生變更
可保存的配置，可用于后續(xù)設(shè)計(jì)
根據(jù)電源引腳的分組，自動(dòng)定義形狀邊界樣式（拼圖）
綜上所述完整流程如下
拓?fù)浣Y(jié)構(gòu)布線
逃逸布線
電源布線
詳細(xì)布線
模式復(fù)制
倒圓角插入
最終 DRC
2、設(shè)計(jì)結(jié)果：大幅提升
如上表所示，布線速度大大提升（100 倍）。使用多核心多線程詳細(xì)布線也能使速度提高 10 倍以上。
總結(jié)
1. 當(dāng)下普及高級(jí)封裝技術(shù)的主要瓶頸在于布線
2. 信號(hào)布線（RDL/D2D）和電源布線也是如此
3. 需要新一代的解決方案來(lái)減少瓶頸并支持大型設(shè)計(jì)
4. Cadence 和TSMC已經(jīng)合作開發(fā)了用于 InFO 封裝技術(shù)的新一代信號(hào)和電源自動(dòng)布線工具
原生大規(guī)模并行化
結(jié)合多種布線技術(shù)
便捷的多層布線引擎——Cadence Allegro 工具
支持復(fù)制
支持TSMC布線約束和 DRC 規(guī)則
(作者：Paul McLellan，Cadence楷登PCB及封裝資源中心)
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