【導(dǎo)讀】為了滿足當(dāng)今電子產(chǎn)品的需求，數(shù)字電路的速度變得越來越快。高速設(shè)計(jì)曾經(jīng)是一個(gè)冷門的電子產(chǎn)品領(lǐng)域，但如今，大多數(shù)產(chǎn)品至少會有一部分需要 “高速設(shè)計(jì)”。這些設(shè)計(jì)要求 PCB 設(shè)計(jì)師按照高速規(guī)則和要求布置電路板；而對部分設(shè)計(jì)師來說，這是一個(gè)全新的領(lǐng)域。為此，本文總結(jié)了一些最常見的高速 PCB 設(shè)計(jì)準(zhǔn)則，希望對您的高速 layout 設(shè)計(jì)有所助益。
本文要點(diǎn)
●為高速 PCB layout 做好準(zhǔn)備
●高速設(shè)計(jì)中的器件擺放和 PDN 開發(fā)
●實(shí)用 PCB 高速布線建議
為了滿足當(dāng)今電子產(chǎn)品的需求，數(shù)字電路的速度變得越來越快。高速設(shè)計(jì)曾經(jīng)是一個(gè)冷門的電子產(chǎn)品領(lǐng)域，但如今，大多數(shù)產(chǎn)品至少會有一部分需要 “高速設(shè)計(jì)”。這些設(shè)計(jì)要求 PCB 設(shè)計(jì)師按照高速規(guī)則和要求布置電路板；而對部分設(shè)計(jì)師來說，這是一個(gè)全新的領(lǐng)域。為此，本文總結(jié)了一些最常見的高速 PCB 設(shè)計(jì)準(zhǔn)則，希望對您的高速 layout 設(shè)計(jì)有所助益。
高速設(shè)計(jì)的設(shè)置
在開始 layout 設(shè)計(jì)之前，有很多設(shè)計(jì)和數(shù)據(jù)庫的細(xì)節(jié)需要事先處理妥當(dāng)。
原理圖
雖然在開始設(shè)計(jì)高速 PCB layout 之前有很多內(nèi)容需要設(shè)置，但大多數(shù)人都沒有過多地考慮原理圖。設(shè)計(jì)師應(yīng)該驗(yàn)證元件、仿真電路，并完成設(shè)計(jì)。但原理圖本身是否已經(jīng)為 layout 準(zhǔn)備妥當(dāng)？如果設(shè)計(jì)師不能輕松地理解電路的意圖，雜亂無序的原理圖會讓 PCB layout 難上加難。例如，高速信號路徑需要按順序擺放，以便設(shè)計(jì)者能夠在 layout 中模擬器件的位置。標(biāo)記出希望 layout 團(tuán)隊(duì)清楚了解的設(shè)計(jì)區(qū)域也很有幫助。其中包括：
●關(guān)鍵的擺放位置，以及某些元件可能需要放在電路板的哪一面。
●關(guān)鍵器件周圍的禁止布線區(qū)域。
●高速布線信息，包括布線拓?fù)浣Y(jié)構(gòu)、測量長度和匹配長度。
●差分對和受控阻抗信息。
圖1：高速電路板的密集布線.png
高速電路板的密集布線
PCB 庫
用于高速設(shè)計(jì)的器件 footprint 必須像 PCB layout 一樣進(jìn)行檢查和驗(yàn)證，同時(shí)也會涉及一些額外的資料庫方面的工作。例如，為了在高頻或射頻設(shè)計(jì)中保證信號完整性，可能需要修改使用的 footprint 以減少焊盤尺寸。此外，一些 footprint 可能要縮減到最小尺寸，以適應(yīng)高密度設(shè)計(jì)的要求。不過，器件的 footprint 應(yīng)該盡可能地遵循行業(yè)和制造商的規(guī)范，以符合可制造性設(shè)計(jì) (DFM) 的要求。許多設(shè)計(jì)工具，如 Cadence Allegro PCB Editor，可以提供在線庫瀏覽功能，用于拉取指定供應(yīng)商的 footprint 模型。
材料和器件
在開始 layout 設(shè)計(jì)之前，必須選擇用于制造高速電路板的材料。惡劣的工作環(huán)境可能需要更堅(jiān)固的電路板結(jié)構(gòu)，需要使用材料的物理特性來計(jì)算受控阻抗布線：
●與制造商溝通，確定電路板是否需要高速材料。
●強(qiáng)化環(huán)氧樹脂或 PTFE 材料可能是高速和高頻應(yīng)用的更好選擇。
●FR-4 的介電常數(shù)可能無法保持所需要的阻抗值，或者導(dǎo)致設(shè)計(jì)出現(xiàn)超出可接受范圍的信號損失。
PCB 器件也需要由制造商進(jìn)行審查和確認(rèn)。鑒于當(dāng)下的供應(yīng)鏈問題，需要確保在開始設(shè)計(jì)之前有可用的元件。
板層堆疊
高速設(shè)計(jì)需要特定的板層堆疊，以便實(shí)現(xiàn) EMI 屏蔽和信號完整性。首先要考慮在內(nèi)部層納入一個(gè)完整、連續(xù)的接地平面。許多電路板在整個(gè)電路板堆疊上還設(shè)置了多個(gè)接地平面層，用于微帶線或帶狀線配置中的多層傳輸線布線。板層堆疊需要在 PCB CAD 數(shù)據(jù)庫中建立，也可從外部來源導(dǎo)入。在這方面，如果 PCB 設(shè)計(jì)系統(tǒng)能夠與供應(yīng)商直接溝通來交換堆疊信息，則會十分有幫助，如下面的視頻所示：
：
設(shè)計(jì)規(guī)則
PCB 設(shè)計(jì)系統(tǒng)通常有一套非常全面的設(shè)計(jì)規(guī)則和約束條件，可以針對設(shè)計(jì)進(jìn)行設(shè)置。標(biāo)準(zhǔn)的電路板設(shè)計(jì)使用器件和網(wǎng)絡(luò)類來指定間距規(guī)則、走線寬度、過孔和其他約束。對于高速設(shè)計(jì)，應(yīng)該設(shè)置一套全新的規(guī)則，包括：
● 差分對
● 信號路徑
● 布線拓?fù)浣Y(jié)構(gòu)
● 測量和匹配的走線長度
● 走線調(diào)整參數(shù)
可以為每個(gè)設(shè)計(jì)設(shè)置這些規(guī)則；或者在許多情況下，從另一個(gè) layout 中導(dǎo)入，以減輕設(shè)計(jì)師的工作量。
系統(tǒng)參數(shù)
設(shè)置的最后一項(xiàng)是參數(shù)。參數(shù)非常重要，包括顯示參數(shù)，如顏色和填充模式、網(wǎng)格、布線偏好和其他一系列參數(shù)。通過管理這些參數(shù)，設(shè)計(jì)師可以提高使用工具時(shí)的效率。
圖2
PCB CAD 系統(tǒng)用于設(shè)計(jì)顏色的參數(shù)設(shè)置菜單
現(xiàn)在我們已經(jīng)完成了高速設(shè)計(jì)的設(shè)置，可以開始布置電路板。
高速器件擺放的 PCB 設(shè)計(jì)指南
高速設(shè)計(jì)的器件擺放依然需要與標(biāo)準(zhǔn)設(shè)計(jì)擺放遵循相同的規(guī)則。為了平衡起見，元件應(yīng)均勻地分布在電路板周圍，而且需要遵循制造和測試設(shè)計(jì)規(guī)則（DFM 和 DFT）。其中包括器件與其他元件、電路板特征和電路板邊緣的間距。高溫運(yùn)行的器件應(yīng)集中在一起，以盡可能多地利用電路板上的區(qū)域來散熱，并且必須注意不能阻礙空氣在電路板上的流動。連接器和其他人機(jī)接口元件應(yīng)擺放在技術(shù)人員容易接觸到的地方，不同的電源應(yīng)相互分散放置。
高速設(shè)計(jì)的不同之處在于，它需要在整個(gè)設(shè)計(jì)中實(shí)現(xiàn)最佳的信號完整性。信號完整性的主要部分取決于接地平面上有清晰的信號返回路徑，以及確保數(shù)字和模擬電路彼此分離。因此，除了要支持所需的走線布線外，器件擺放還必須確保清晰的信號返回路徑和電路隔離。為了完成這種復(fù)雜的器件擺放，通常最好是在電路板上布置實(shí)際元件之前進(jìn)行布圖規(guī)劃。布圖規(guī)劃有助于劃分電路的功能分區(qū)，同時(shí)不需要不斷地移動元件。
隨著分區(qū)一一確定，就該開始擺放器件了：
● 高速器件擺放準(zhǔn)則
● 在參考平面上為清晰的信號返回路徑留出空間。
● 為密集的數(shù)據(jù)和存儲器總線布線留出布線通道的間距。
● 避免將元件擺放在模擬和數(shù)字電路彼此交錯(cuò)的區(qū)域。
● 元件擺放的位置要確保高速信號路徑較短。
● 信號路徑可以包括路徑內(nèi)的多個(gè)器件，要根據(jù)原理圖中的布局來擺放。
● 模擬元件應(yīng)盡可能地?cái)[放在一起，以減少它們的走線長度。
圖3
模擬和電源器件的擺放
前文提到，在制定器件擺放計(jì)劃的同時(shí)，應(yīng)一同規(guī)劃電源分配網(wǎng)絡(luò) (PDN)。接下來，我們來了解一些 PDN 的設(shè)計(jì)建議。
電源分配網(wǎng)絡(luò) (PDN) 設(shè)計(jì)
在高速電路板中，精心設(shè)計(jì) PDN 對電路板的最終電氣性能至關(guān)重要。如果沒有清晰的信號返回路徑，電路板可能會產(chǎn)生大量的噪聲，導(dǎo)致產(chǎn)生錯(cuò)誤的信號，干擾電路的正常運(yùn)行。還可能導(dǎo)致其他信號完整性問題，如 EMI 和接地反彈。在參考平面上找不到清晰返回路徑的返回信號，最終可能會耦合到任何它們可以找到的返回路徑上，其中也包括其他走線。這種無意的耦合將產(chǎn)生共模電流，共模電流可能會產(chǎn)生電磁輻射，并帶來額外的噪聲。
為了避免這些問題，以下是一些 PDN 設(shè)計(jì)建議：
● 使用一個(gè)連續(xù)的接地平面，不要分割接地平面
● 使用器件擺放分區(qū)來分離數(shù)字和模擬電路，而不是分割接地平面。
● 在對高速傳輸線進(jìn)行布線時(shí)，確保它們在相鄰的接地平面上有一條清晰的信號返回路徑。在較高的速度和頻率下，會自然而然地在走線周圍形成返回路徑，因此很容易規(guī)劃。
● 謹(jǐn)慎對待可能阻擋接地平面的電路板特征
● 在一個(gè)集中的區(qū)域內(nèi)有太多的過孔、電路板切口或其他障礙物，會破壞參考平面上的清晰返回路徑。
● 避免在鄰近接地平面有空隙的位置布設(shè)高速傳輸線。
具有多個(gè)電源連接的大引腳數(shù)高密度器件
● 處理器、存儲器和其他大引腳數(shù)的高密度器件使用許多電源引腳來滿足其巨大的電源需求。
● 在這些連接中，每一個(gè)連接都需要一個(gè)盡可能靠近電源引腳的旁路電容，以獲得最佳的電源濾波效果。
圖4
高速布線示例，可以看到走線經(jīng)過了調(diào)整
一旦電路板的網(wǎng)絡(luò)連接和 PDN 實(shí)現(xiàn)了最佳配置，就可以開始布線了。
高速走線布線技巧
當(dāng)電路板上的器件布置妥當(dāng)時(shí)，設(shè)計(jì)將有一個(gè)基本的模板，表明走線應(yīng)該如何布置。不過需要注意，我們很可能仍然要移動元件，以完善和調(diào)整布線——就像在任何 PCB 設(shè)計(jì)中一樣。
高速布線指南
● 確保充分遵循線長、匹配長度、寬度、間距、層、受阻抗控制的布線參數(shù)、差分對、走線調(diào)整和過孔分配的設(shè)計(jì)規(guī)則和約束條件。
● 根據(jù)獨(dú)特的布線需求，設(shè)置任何必要的區(qū)域規(guī)則，并留出禁止布線區(qū)域。
● 除了特定的布線拓?fù)浣Y(jié)構(gòu)和測量長度外，盡量讓布線盡可能短且直接。
● 不要在接地平面的空隙或斷開處布線。這可能會破壞信號的清晰返回路徑，并有可能造成前面討論的信號完整性問題。
● 當(dāng)對高速信號進(jìn)行布線時(shí)，要確保它們在相鄰的接地平面上有一個(gè)清晰的信號返回路徑。
● 對于敏感的信號（如時(shí)鐘線和差分對），確保它們與其他布線之間留有額外的間隙，通常是標(biāo)準(zhǔn)走線寬度的三倍。
● 確保將高速傳輸線布設(shè)到它們被分配的層上，以保證它們在相鄰參考平面上的返回路徑。
● 避免通過高速傳輸線改變層的屬性，但如果非要這樣做，要盡量使它們與同一接地平面相鄰，以獲得信號返回路徑。如果層的過渡段比層對更遠(yuǎn)，就在信號過孔旁邊使用一個(gè)接地過孔作為返回路徑的過渡。
● 謹(jǐn)慎對待相互平行的高速傳輸線，因?yàn)樗鼈兛赡墚a(chǎn)生串?dāng)_。
● 注意層與層之間垂直方向的串?dāng)_，其間距可能比同一層上并排的兩條走線要小。
● 在模擬布線中使用更寬的走線。
● 選擇較寬的網(wǎng)格來放置過孔，為最大數(shù)量的布線通道規(guī)劃過孔逃逸。
● 盡量減少過孔的使用以減少電感，或者使用盲孔、埋孔或微孔。
● 注意不要在分散過孔密集的區(qū)域阻斷接地平面上的返回路徑。
本文列出的高速 PCB 的設(shè)計(jì)準(zhǔn)則遠(yuǎn)非詳盡無遺，但已足夠幫助我們開始著手高速 PCB 設(shè)計(jì)。另外，記得要充分使用 CAD 工具的功能。除了上文已經(jīng)談到的設(shè)計(jì)規(guī)則和約束條件外，Cadence PCB 設(shè)計(jì)工具還有許多其他高效功能助力高速設(shè)計(jì)，如：
● 動態(tài)背鉆：背鉆信息跟隨設(shè)計(jì)，實(shí)時(shí)更新。設(shè)計(jì)調(diào)整后，無需手動更新背鉆信息。
● 微孔檢查：設(shè)定激光孔相關(guān)的設(shè)計(jì)規(guī)則，確保HDI設(shè)計(jì)高質(zhì)量交付。
● 參數(shù)化高速結(jié)構(gòu)：
● 無需繁瑣選擇高速結(jié)構(gòu)要素，輸入?yún)?shù)即可生成所需高速結(jié)構(gòu)；
● 在設(shè)計(jì)中，像使用過孔一樣使用高速結(jié)構(gòu)（替換、在Constraint Manager中設(shè)定）。
● 3D Canvas：讓設(shè)計(jì)者看到PCB實(shí)體，眼前展示的是組裝完成的PCB。
● DFM/DFA設(shè)計(jì)：不同區(qū)域設(shè)置不同的DFM/DFA規(guī)則。
● Allegro Constraint Compiler：將設(shè)計(jì)指南轉(zhuǎn)換為設(shè)計(jì)規(guī)則，實(shí)現(xiàn)規(guī)則同源，幫助設(shè)計(jì)者快速準(zhǔn)確復(fù)用規(guī)則。
（來源：Cadence楷登PCB及封裝資源中心）
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