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改進(jìn)寬帶多通道系統(tǒng),集成強(qiáng)化型DSP幫您搞掂~

發(fā)布時(shí)間:2021-10-09 責(zé)任編輯:lina

【導(dǎo)讀】過(guò)去幾十年來(lái),無(wú)線系統(tǒng)通道數(shù)和帶寬一直穩(wěn)步增長(zhǎng)。對(duì)數(shù)據(jù)速率和系統(tǒng)整體性能的要求成為這些現(xiàn)代電信、雷達(dá)和儀器儀表系統(tǒng)發(fā)展的驅(qū)動(dòng)因素。但與此同時(shí),這些要求也加大了電源封裝和系統(tǒng)的復(fù)雜度,使功率密度和組件級(jí)別的功能變得更為重要。

 

過(guò)去幾十年來(lái),無(wú)線系統(tǒng)通道數(shù)和帶寬一直穩(wěn)步增長(zhǎng)。對(duì)數(shù)據(jù)速率和系統(tǒng)整體性能的要求成為這些現(xiàn)代電信、雷達(dá)和儀器儀表系統(tǒng)發(fā)展的驅(qū)動(dòng)因素。但與此同時(shí),這些要求也加大了電源封裝和系統(tǒng)的復(fù)雜度,使功率密度和組件級(jí)別的功能變得更為重要。


為打破其中的一些限制,半導(dǎo)體行業(yè)將更多的通道整合到同一個(gè)硅封裝中,借此降低每個(gè)通道的功率要求。此外,半導(dǎo)體公司還將更復(fù)雜的功能整合到數(shù)字前端,簡(jiǎn)化了過(guò)去在專用集成電路(ASIC)或現(xiàn)場(chǎng)可編程門陣列(FPGA)結(jié)構(gòu)中才能實(shí)現(xiàn)的片外硬件設(shè)計(jì)。這些功能既包括濾波器、下變頻器或數(shù)控振蕩器(NCO)等通用組件,也有更復(fù)雜的特定應(yīng)用操作。


信號(hào)調(diào)節(jié)和校準(zhǔn)問(wèn)題僅在開(kāi)發(fā)多通道系統(tǒng)時(shí)才變得較復(fù)雜。這種架構(gòu)可能需要每個(gè)通道有獨(dú)立的濾波器或其它數(shù)字信號(hào)處理(DSP)模塊,從而轉(zhuǎn)變成對(duì)節(jié)能更為重要的強(qiáng)化型DSP。


本文介紹了使用16通道發(fā)射和16通道接收子陣列的實(shí)驗(yàn)結(jié)果,其中所有發(fā)射和接收通道都使用數(shù)字轉(zhuǎn)換器集成電路(IC)中的強(qiáng)化型DSP模塊來(lái)校準(zhǔn)。與其它架構(gòu)相比,這個(gè)多通道系統(tǒng)在尺寸、重量和功率上都更有優(yōu)勢(shì)。對(duì)比該系統(tǒng)的FPGA資源利用率后可發(fā)現(xiàn),強(qiáng)化型DSP模塊為多通道平臺(tái)的設(shè)計(jì)人員解決了重大挑戰(zhàn)。


數(shù)字信號(hào)處理模塊


真實(shí)信號(hào),無(wú)論是用來(lái)合成還是接收,都需要一定程度的分析或處理,才能共同滿足任何應(yīng)用所需的性能。信號(hào)鏈幅度衰減或平坦度的常見(jiàn)補(bǔ)償辦法是借助補(bǔ)償濾波器。圖1是增益和平坦度補(bǔ)償濾波器的示例,設(shè)計(jì)用于校正給定頻段內(nèi)的缺陷,從而為下游應(yīng)用創(chuàng)建更理想的響應(yīng)。


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圖1. ADC的頻率幅度平坦度響應(yīng)可通過(guò)數(shù)字濾波來(lái)改善


對(duì)多通道系統(tǒng)而言,此處理必須能夠獨(dú)立控制每個(gè)通道,讓通道彼此獨(dú)立地運(yùn)行。因此,該系統(tǒng)使用的是獨(dú)立的DSP模塊,可進(jìn)行通道的相位和幅度對(duì)齊,還可在目標(biāo)通帶內(nèi)獲得平坦增益。由于每個(gè)通道和系統(tǒng)都是唯一的,DSP必須針對(duì)配置、環(huán)境和硬件組合專門調(diào)諧。


數(shù)字上/下變頻器模塊


本文的結(jié)論主要依賴單芯片DAC和ADC中配置的數(shù)字上變頻器(DUC) DSP模塊和數(shù)字下變頻器(DDC) DSP模塊。圖2是DUC和DDC框圖示例,說(shuō)明了這些數(shù)據(jù)通道常用的內(nèi)部結(jié)構(gòu)。這些DUC和DDC模塊有許多用途:


與數(shù)字接口的數(shù)據(jù)速率相比,內(nèi)插(DUC)和抽取(DDC)轉(zhuǎn)換器的采樣速率。


轉(zhuǎn)化即將合成的DAC數(shù)據(jù)(DUC)和數(shù)字化ADC數(shù)據(jù)(DDC)的頻率。


將接口的數(shù)字?jǐn)?shù)據(jù)發(fā)射導(dǎo)向基帶處理器(BBP)。


為每個(gè)通道實(shí)現(xiàn)數(shù)字增益,產(chǎn)生更接近系統(tǒng)滿量程值的碼值。


支持注入簡(jiǎn)單的數(shù)字音調(diào),無(wú)需數(shù)字?jǐn)?shù)據(jù)鏈路,便能簡(jiǎn)化系統(tǒng)快速啟動(dòng)。


將每個(gè)通道的相位對(duì)齊通用基準(zhǔn)。


我們往往希望卸載到轉(zhuǎn)換器或從轉(zhuǎn)換器卸載的數(shù)字?jǐn)?shù)據(jù)速率與轉(zhuǎn)換器的采樣速率不同,從而降低系統(tǒng)功耗,提高系統(tǒng)的整體靈活性。因此,通常會(huì)部署數(shù)字上變頻器和下變頻器模塊。DUC模塊使來(lái)自BBP的發(fā)射波形數(shù)據(jù)能夠以低于DAC采樣速率的速率發(fā)射,因此也支持DAC以更高的速率合成內(nèi)插波形數(shù)據(jù)(見(jiàn)圖2頂部的內(nèi)插子模塊)。同樣地,DDC模塊使接收輸入在抽取前以更高速度的ADC采樣速率數(shù)字化,之后再以更低的數(shù)據(jù)速率發(fā)送到BBP(見(jiàn)圖2底部的抽取子模塊)。


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圖2. DUC和DDC模塊提供目前轉(zhuǎn)換器IC中許多有用的DSP功能。


此外,與通過(guò)數(shù)字接口發(fā)送到BBP或從BBP發(fā)送出的信號(hào)相比,頻率轉(zhuǎn)換在數(shù)字域內(nèi)常用于合成或分析更高頻率的模擬信號(hào)。許多系統(tǒng)都在DUC和DDC中采用復(fù)值NCO,目的就是為了實(shí)現(xiàn)這種頻率轉(zhuǎn)換,如圖2所示。NCO可被認(rèn)為是數(shù)字信號(hào)生成器,它能提供等同于本振(LO)的信號(hào),當(dāng)信號(hào)被發(fā)送到同樣在DUC/DDC中的數(shù)字混頻器中時(shí),可以提高發(fā)送到DAC的發(fā)射波形頻率(和DUC的情況一樣),或降低從ADC發(fā)出的接收波形頻率(和DDC情況一樣)。當(dāng)數(shù)字頻率轉(zhuǎn)換發(fā)生時(shí),DDC內(nèi)這些數(shù)字混頻器的輸出往往變成復(fù)值,使得同相位(I)和正交相位(Q)信號(hào)沿著最終連接到單獨(dú)ADC采樣實(shí)值數(shù)據(jù)的單一數(shù)字通道傳輸。同樣地,到達(dá)DUC數(shù)字增益模塊數(shù)字混頻器的輸入復(fù)值信號(hào)在輸出端變成實(shí)值,然后簽發(fā)到單獨(dú)DAC,合成實(shí)值信號(hào)。


此外,DUC和DDC還使用戶能夠在轉(zhuǎn)換器的瞬時(shí)帶寬內(nèi)獲得多個(gè)數(shù)字通道。結(jié)果就是BBP能夠合成和/或分析比子陣列本身的轉(zhuǎn)換器數(shù)量還要多的數(shù)據(jù)流。因此,如果兩個(gè)窄通道彼此隔得很遠(yuǎn),就需要能提供更好的信號(hào)合成或分析能力的系統(tǒng)。


正如圖2所示,數(shù)字增益模塊也經(jīng)常出現(xiàn)在DUC和DDC中。數(shù)字增益通過(guò)向子模塊中另一個(gè)數(shù)字混頻器的輸入提供靜態(tài)數(shù)字碼值來(lái)實(shí)現(xiàn)。利用這個(gè)功能,用戶獲得的碼值更接近數(shù)字接口位數(shù)所提供的滿量程值。同樣地,只要向數(shù)字混頻器的一個(gè)端口提供連續(xù)靜態(tài)碼值,便可注入直流偏移連續(xù)波(CW)波信號(hào),而非基帶數(shù)據(jù)。這樣用戶就能通過(guò)DAC將發(fā)射CW波輕松合成至模擬域,無(wú)需通過(guò)BBP建立JESD204B或JESD204C數(shù)據(jù)鏈路。


此外,相位偏移模塊經(jīng)常部署在NCO的輸出,如圖2所示。這些相位偏移可按照系統(tǒng)內(nèi)的通用基線參考來(lái)校正通道間相位偏差。由于每個(gè)DUC和DDC都有自己的NCO,因此只需針對(duì)給定的NCO頻率來(lái)偏移一個(gè)確定量的NCO相位,便可實(shí)現(xiàn)系統(tǒng)每個(gè)通道的相位對(duì)齊。這樣一來(lái),在使用時(shí)遇到可用的多芯片同步算法時(shí),所有通道間的確定性相位關(guān)系可通過(guò)這些NCO相位偏移進(jìn)行校正1。圖3顯示了實(shí)現(xiàn)相位對(duì)齊(通過(guò)嚴(yán)格為每個(gè)接收數(shù)據(jù)通路設(shè)置所需的NCO相位偏移值)前后,16通道同時(shí)接收I/Q數(shù)據(jù)采集的實(shí)驗(yàn)結(jié)果。請(qǐng)注意,這些數(shù)字校正還校正了每個(gè)通道前端網(wǎng)絡(luò)中的射頻和微波損耗。


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圖3. 實(shí)驗(yàn)結(jié)果表明了16個(gè)接受通道的I/Q同時(shí)采集,利用數(shù)字化儀IC上的DDC模塊提供的復(fù)雜NCO相位偏移嚴(yán)格進(jìn)行相位對(duì)齊(而非幅度對(duì)齊)。


可編程有限脈沖響應(yīng)濾波器


盡管NCO輸出相位偏移模塊可被用于單一頻率的相位對(duì)齊,子陣列校準(zhǔn)則經(jīng)常要求對(duì)整個(gè)目標(biāo)頻帶進(jìn)行相位對(duì)齊。此外需要幅度均衡,即所有通道名義上擁有相對(duì)于通用基準(zhǔn)通道的相同幅度,還需要幅度增益平坦化,即所有通道擁有相對(duì)于頻率的恒定幅度響應(yīng)。


為達(dá)到寬帶相位和幅度校正,通常還部署另一種DSP模塊。這種模塊被稱為有限脈沖響應(yīng)濾波器(FIR)。FIR濾波器是一種數(shù)字濾波器,被大量用在DSP上,其系數(shù)決定了輸入數(shù)字信號(hào)的幅度和相位響應(yīng)。允許更改這些系數(shù)的系統(tǒng)被視為可編程FIR濾波器(pFIR),用戶可根據(jù)每個(gè)通道生成自己需要的幅度和相位響應(yīng)。


運(yùn)用pFIR實(shí)現(xiàn)通道幅度對(duì)齊和增益平坦化


圖4是用于展示寬帶幅度和相位對(duì)齊以及增益平坦化的系統(tǒng)的高級(jí)框圖。該系統(tǒng)采用了四個(gè)數(shù)字化IC,各包含四個(gè)發(fā)射和四個(gè)接收模擬通道,或者八個(gè)發(fā)射和八個(gè)接收數(shù)字通道。當(dāng)使用系統(tǒng)內(nèi)的所有四個(gè)數(shù)字化IC時(shí),總共可實(shí)現(xiàn)16個(gè)發(fā)射和16個(gè)接收模擬通道,或者32個(gè)發(fā)射和32個(gè)接收數(shù)字通道。單獨(dú)的鎖相環(huán)(PLL)頻率合成器IC用于給每個(gè)數(shù)字化IC提供轉(zhuǎn)換器采樣時(shí)鐘信號(hào)。此外,時(shí)鐘緩沖器IC用于提供多片同步算法所需的數(shù)字參考和系統(tǒng)參考時(shí)鐘1。該系統(tǒng)起初配置在S頻段,設(shè)定NCO頻率,所有發(fā)射和所有接收通道的模擬信號(hào)頻率都在同樣的2.7GHz。所用的DAC采樣速率是12 GSPS,平臺(tái)會(huì)在第一奈奎斯特區(qū)合成發(fā)射通道。ADC采樣速率為4 GSPS,平臺(tái)會(huì)在第二奈奎斯特區(qū)采集接收通道。


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圖4. 這個(gè)高級(jí)系統(tǒng)框圖用于證明多通道相位和幅度均衡/平坦度。


如圖5所示,用連接的16發(fā)射/16接收校準(zhǔn)板將組合通道發(fā)射信號(hào)準(zhǔn)確地回送到每個(gè)單獨(dú)的接收通道,以便同時(shí)采集所有接收通道。系統(tǒng)的PLL頻率合成器再通過(guò)自身相位調(diào)整模塊對(duì)齊,發(fā)射通道和接收通道則使用DUC和DDC各自提供的NCO相位偏移模塊粗略對(duì)齊。這樣一來(lái),子系統(tǒng)相位大致與校準(zhǔn)頻率對(duì)齊,見(jiàn)圖3所示曲線,但未實(shí)現(xiàn)任何幅度對(duì)齊。盡管本文采用了16發(fā)射/16接收校準(zhǔn)板,用電氣方法對(duì)齊系統(tǒng),但還可通過(guò)系統(tǒng)校準(zhǔn)反射器以無(wú)線方式獲得類似的配置,這也有助于校正任何天線通道間異常。


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圖5. 測(cè)試設(shè)置了輸出發(fā)射(紅色)信號(hào),然后利用連接的16發(fā)射/16接收校準(zhǔn)板組合所有發(fā)射信號(hào)。再將組合后的信號(hào)進(jìn)行均勻拆分,并回送到每個(gè)接收(橙色)通道。16發(fā)射/16接收校準(zhǔn)板位于圖片頂部,與本文使用的獨(dú)立Quad-MxFE?平臺(tái)對(duì)接。PLL/頻率合成器信號(hào)(綠色)經(jīng)過(guò)調(diào)整后可校正平臺(tái)上故意引入的熱損害。


如圖4所示,96抽頭pFIR濾波器位于每個(gè)ADC的輸出,這樣每個(gè)ADC通道的相位和幅度響應(yīng)可在整個(gè)ADC采樣速率的頻率范圍內(nèi)彼此對(duì)齊。因此可將pFIR放在ADC和DDC模塊之間。這樣數(shù)字接口的數(shù)據(jù)速率就不同于pFIR的速率,所以需要知道系統(tǒng)頻率轉(zhuǎn)換和速率抽取的程度,以便采用pFIR進(jìn)行通道幅度對(duì)齊。由于本文在每個(gè)ADC的輸入端采集實(shí)際數(shù)據(jù),pFIR輸入為實(shí)值。此外,系統(tǒng)設(shè)計(jì)是可配置的,這樣每個(gè)ADC對(duì)的一個(gè)pFIR模塊就是已部署的解決方案,如圖4中的雙重實(shí)際模塊所示。這也允許在兩個(gè)獨(dú)立的ADC中使用I/Q復(fù)雜輸入,從而支持系統(tǒng)對(duì)齊。


為實(shí)現(xiàn)系統(tǒng)內(nèi)通道的幅度對(duì)齊和幅度平坦化,將寬帶掃頻波形載入每個(gè)發(fā)射通道,使得系統(tǒng)的I/Q帶寬中包含所有頻率。這樣用戶就能確定系統(tǒng)數(shù)據(jù)速率內(nèi)所有頻率的頻率誤差響應(yīng)。然后,在抽取的I/Q數(shù)據(jù)速率下獲得基線數(shù)據(jù)采集。本文的結(jié)論使用的是4 GSPS的ADC采樣速率和250 MSPS的I/Q數(shù)據(jù)速率。這樣每個(gè)發(fā)射NCO頻率設(shè)置為2.7 GHz,每個(gè)接收NCO頻率設(shè)置為1.3 GHz,原因是頻率從第二奈奎斯特區(qū)折疊到第一奈奎斯特區(qū)。基線數(shù)據(jù)利用MATLAB?系統(tǒng)接口采集,針對(duì)增益平坦化Rx0計(jì)算每個(gè)通道的幅度和相位誤差響應(yīng),這樣所有接收通道收到的最大值就是整個(gè)I/Q頻段的理想接收輸入。圖6顯示了系統(tǒng)內(nèi)16個(gè)接收通道中四個(gè)通道的相位和幅度誤差響應(yīng)。注意圖6左側(cè),NCO相位偏移主要校正每個(gè)接收通道的相位誤差,但正如圖6右側(cè)所示,系統(tǒng)中的幅度誤差仍在。剩余的12個(gè)接收通道也有同樣的誤差響應(yīng)。另外應(yīng)注意,不僅接收幅度不同于Rx0,如果不使用其它校準(zhǔn)技術(shù),幅度平坦度也很差。這些異常是在ADC前端網(wǎng)絡(luò)中使用模擬濾波器時(shí)故意引入的,以便證明幅度平坦度和均衡。


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圖6. 每個(gè)通道相對(duì)于增益平坦Rx0的相位/幅度誤差響應(yīng)有助于確定pFIR濾波器設(shè)計(jì)


因此,為改進(jìn)幅度對(duì)齊和幅度平坦度,根據(jù)每個(gè)通道相對(duì)于增益平坦Rx0的復(fù)值誤差響應(yīng)設(shè)計(jì)實(shí)值96抽頭任意幅度和相位pFIR。應(yīng)注意,pFIR設(shè)計(jì)算法更注重較窄目標(biāo)I/Q波段的誤差響應(yīng)。但是,完整的pFIR設(shè)計(jì)覆蓋更廣的全速率ADC奈奎斯特區(qū),強(qiáng)制處于250 MHz子帶以外的區(qū)域使用統(tǒng)一的通帶響應(yīng)。因此,本文中,集中在接收NCO頻率(1.3 GHz)的250 MHz子帶對(duì)pFIR設(shè)計(jì)而言比奈奎斯特區(qū)的剩余頻率更重要。這些pFIR采用MATLAB中DSP System Toolbox的濾波器設(shè)計(jì)功能,但同樣的算法也可用到現(xiàn)場(chǎng)系統(tǒng)的強(qiáng)化型數(shù)字電路中。圖7顯示了本文實(shí)例所用16個(gè)接收通道中兩個(gè)通道的96抽頭pFIR濾波器。剩下來(lái)的14個(gè)接收通道的pFIR設(shè)計(jì)相似。圖8顯示了針對(duì)子陣列中所有16個(gè)接收通道設(shè)計(jì)在全奈奎斯特區(qū)的pFIR幅度和相位響應(yīng)。


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圖7. 單獨(dú)96抽頭pFIR旨在提供子陣列內(nèi)的增益平坦和幅度對(duì)齊。


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圖8. 針對(duì)所有接收通道設(shè)計(jì)的pFIR頻率響應(yīng)顯示了每個(gè)通道應(yīng)用的校準(zhǔn)響應(yīng)。


必須注意,pFIR設(shè)計(jì)算法通常使用介于0到1之間的連續(xù)值系數(shù)空間。但是,硬件要求量化這些持續(xù)值系數(shù),且必須位于系統(tǒng)可用的特定位寬內(nèi)。系統(tǒng)為pFIR系數(shù)空間采用不同的位寬,這樣一來(lái),一些系數(shù)是16位,一些是12位,還有一些只有6位。此外,12位系數(shù)必須在16位系數(shù)的旁邊。如圖7中的系數(shù)值所示,只有更大值的系數(shù)需要16位,更小值的系數(shù)只需要6位。但是,只要對(duì)理想的濾波器系數(shù)進(jìn)行量化,都要引入量化誤差,應(yīng)注意最小化本文中的這種量化誤差,設(shè)計(jì)的系數(shù)仍需擬合可用的系數(shù)空間。


量化完成后,借助數(shù)字化儀IC應(yīng)用程序編程接口(API)功能,將pFIR系數(shù)載入每個(gè)通道。本文通過(guò)API使用串行外設(shè)接口(SPI)通信來(lái)修改每個(gè)通道的系數(shù)。但如果有必要,也可以使用專用的通用輸入/輸出接口(GPIO)信號(hào)在不同系數(shù)庫(kù)間進(jìn)行更快切換。


最后,獲得后續(xù)接收數(shù)據(jù)采集,同時(shí)啟用pFIR來(lái)分析pFIR設(shè)計(jì)的有效性。圖9頂部顯示了啟用pFIR前的結(jié)果。應(yīng)注意,在幅度均衡步驟前,16個(gè)接收通道在感興趣的頻率范圍內(nèi)有不同的幅度和相位。還應(yīng)注意,八個(gè)接收通道的幅度平坦度響應(yīng)與另外八個(gè)的不同。但在為每個(gè)接收通道設(shè)計(jì)和啟用pFIR后,如圖9最下方所示,所有接收通道的幅度在名義上實(shí)現(xiàn)了I/Q帶寬內(nèi)的幅度均衡、幅度平坦以及相位對(duì)齊。幅度和相位均衡還可以通過(guò)更精細(xì)的pFIR設(shè)計(jì)實(shí)現(xiàn)改進(jìn),但這超出了本文的范圍。


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圖9. 為每個(gè)接收通道部署pFIR改進(jìn)了相對(duì)于Rx0的幅度均衡和幅度平坦度。


數(shù)字化元件資源消耗與FPGA資源消耗


如上所述,片上強(qiáng)化型pFIR在抽取階段前就存在于ADC數(shù)據(jù)通路中。正如演示的,這些pFIR為用戶提供了重要的應(yīng)用靈活性,但由于這個(gè)功能被卸載到數(shù)字化IC本身,因此它還使開(kāi)發(fā)人員能夠大大減少FPGA資源。問(wèn)題就變成:為什么要在數(shù)字化IC上而不是在FPGA的硬件描述語(yǔ)言(HDL)結(jié)構(gòu)中使用強(qiáng)化型pFIR?這可以從幾個(gè)方面來(lái)回答:資源減少、設(shè)計(jì)復(fù)雜性和功耗。


無(wú)論關(guān)注的領(lǐng)域是什么,資源減少向來(lái)都是一個(gè)重要的話題。數(shù)字化IC已經(jīng)創(chuàng)建并安裝了強(qiáng)化型pFIR模塊。在FPGA中,可以從DSP分片上建立FIR濾波器,這些DSP分片包含特定的FPGA構(gòu)造元件,意在提供DSP功能。FPGA DSP分片不同于傳統(tǒng)的邏輯門,比如觸發(fā)器,它會(huì)單獨(dú)計(jì)入FPGA資源利用率。要確定pFIR應(yīng)用于數(shù)字化IC還是FPGA,F(xiàn)PGA的利用率——特別是DSP分片的利用率——變得至為重要。為了作對(duì)比,所選的VCU118平臺(tái)包含一個(gè)由6840個(gè)DSP分片組成的XCVU9P Virtex? Ultrascale+? Xilinx? FPGA。雖然DSP分片的數(shù)量已經(jīng)相當(dāng)可觀,但在確定結(jié)構(gòu)中到底要放置多少個(gè)濾波器時(shí),還必須考慮通道的數(shù)量。


為此,必須知道濾波器所需的輸入采樣速率。表1顯示了在FPGA上合成一個(gè)FIR設(shè)計(jì)時(shí)所需的估計(jì)資源數(shù)量,針對(duì)的是能映射潛在數(shù)字化IC數(shù)據(jù)通道配置的幾個(gè)應(yīng)用場(chǎng)景。這些為每個(gè)濾波器估計(jì)的資源來(lái)自Xilinx LogiCORE? IP FIR Compiler 7.2模塊摘要。為了查看這個(gè)概要,向Xilinx Vivado? Design Suite 2018.2創(chuàng)建的簡(jiǎn)化MicroBlaze?設(shè)計(jì)添加了濾波器,如圖10所示。250 MSPS和1 GSPS速率的情況是FIR將使用從變頻器抽取的數(shù)據(jù)來(lái)運(yùn)行,而4 GSPS的情況則是假設(shè)數(shù)據(jù)直接來(lái)自變頻器的未抽樣輸入。每個(gè)FIR濾波器的運(yùn)行速度為250 MHz,以便模擬FIR濾波器在基帶數(shù)據(jù)通道中的運(yùn)行速度,并且包含96個(gè)16位可重載系數(shù)。


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表1. 提高FIR采樣速率導(dǎo)致FPGA資源利用率超出現(xiàn)有能力,顯著增加了系統(tǒng)功耗


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圖10. 具有一個(gè)FIR濾波器的MicroBlaze設(shè)計(jì)在FPGA中啟用以確定資源利用率。


鑒于XCVU9P FPGA的利用率,很顯然必須要用一個(gè)更大的FPGA,比如XCVU13P(包含12,288個(gè)DSP分片),來(lái)包含所有需要的濾波器。對(duì)于4 GSPS FIR濾波器這種情況,需要至少兩個(gè)XCVU13P設(shè)備來(lái)分擔(dān)所有濾波器的資源負(fù)載,這相應(yīng)地減少了設(shè)計(jì)成本。相比之下,上文提到的用于強(qiáng)化型DSP pFIR部署的全部16個(gè)通道需要的所有濾波器全部包含在數(shù)字化IC本身中,目的是為了降低系統(tǒng)設(shè)計(jì)方法的復(fù)雜性。


FPGA中FIR的另一個(gè)主要問(wèn)題是設(shè)計(jì)的復(fù)雜性,這與DSP分片資源利用率高有關(guān)??紤]如何構(gòu)建濾波器。在硅片上,濾波器的設(shè)計(jì)被固定在芯片的單個(gè)位置,但系數(shù)和權(quán)重可以通過(guò)數(shù)字方式改變,從而實(shí)現(xiàn)一個(gè)相對(duì)靜態(tài)的執(zhí)行。在FPGA結(jié)構(gòu)中,F(xiàn)IR濾波器設(shè)計(jì)規(guī)定了那些DSP分片在芯片不同區(qū)域的布線。這意味著隨著濾波器的增加或變動(dòng),會(huì)消耗FPGA更多的區(qū)域,DSP分片之間的布線連接也變得越來(lái)越具有挑戰(zhàn)性。其次,擴(kuò)展FIR濾波器設(shè)計(jì)可能會(huì)影響FPGA設(shè)計(jì)其余部分的布線,這會(huì)使時(shí)序關(guān)鍵布線變得很難,雖然在某些情況下并非不可能。


數(shù)字化元件功耗與FPGA功耗


行業(yè)總體趨勢(shì)是提高變頻器的采樣速率和多通道集成,這往往要求系統(tǒng)架構(gòu)師在整體設(shè)計(jì)中實(shí)施DSP模塊時(shí)能分析系統(tǒng)功耗。過(guò)去這些DSP模塊通過(guò)可編程邏輯來(lái)實(shí)施,如FPGA中可看到的。但是,在FPGA內(nèi)實(shí)施可配置模塊通常會(huì)產(chǎn)生過(guò)多的整體系統(tǒng)功耗。


為了嘗試直接比較兩個(gè)系統(tǒng),我們?yōu)閂CU118創(chuàng)建了幾個(gè)簡(jiǎn)單的參考設(shè)計(jì),目的是為了確定基于FPGA的濾波器方法在實(shí)際場(chǎng)景中功耗的相對(duì)差異。之所以選擇VCU118,因?yàn)楫?dāng)時(shí)它在Xilinx直接提供和支持的評(píng)估系統(tǒng)中擁有最多的DSP?;赩CU118,針對(duì)每個(gè)FIR輸入采樣速率創(chuàng)建了兩個(gè)Vivado項(xiàng)目:一個(gè)有濾波器,一個(gè)沒(méi)有。對(duì)于250 MHz和1 GHz這兩種情況,在設(shè)計(jì)中插入了八個(gè)FIR濾波器,如圖10所示。在4 GHz情況中,由于資源利用率高,設(shè)計(jì)中只插入了兩個(gè)FIR濾波器。每個(gè)濾波器使用輸出Xilinx LogiCORE DDS Compiler 6.0模塊饋送,以便確保使用的是有效數(shù)據(jù)。另外必須注意,在合成后要檢查RTL,以便驗(yàn)證設(shè)計(jì)中保留了濾波器,確保它們沒(méi)有被優(yōu)化掉。在針對(duì)每個(gè)采樣速率的第二個(gè)設(shè)計(jì)中,濾波器被移除,但所有其他IP模塊保留。


實(shí)施后啟動(dòng)設(shè)計(jì),采用電流測(cè)量創(chuàng)建一個(gè)相對(duì)功率偏差,以便隔離濾波器所需的額外功率。濾波器的電流消耗見(jiàn)表2每個(gè)濾波器的測(cè)量功率一欄。再通過(guò)設(shè)計(jì)中為數(shù)量有限的濾波器(八個(gè)濾波器用于250 MHz和1 GHz,以及兩個(gè)濾波器用于4 GHz)采集的數(shù)據(jù)推算出所有濾波器的總功耗。這個(gè)偏差是對(duì)比的基本單位,用于擴(kuò)展到VCU118無(wú)法實(shí)施,但數(shù)字化儀IC可以實(shí)施的不同配置。作者認(rèn)為,這對(duì)FPGA來(lái)說(shuō)相對(duì)公平或可能有利,因?yàn)橐粋€(gè)實(shí)際系統(tǒng)的功耗不可能會(huì)線性擴(kuò)展。最后,將結(jié)果與Xilinx功耗估計(jì)器(XPE)工具為各種濾波器生成的功耗估值進(jìn)行對(duì)比3。功耗估值遠(yuǎn)遠(yuǎn)高于推測(cè)的結(jié)果,但這也說(shuō)明利用率提高造成的功耗是非線性增長(zhǎng)的。


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表2. 提高FIR采樣速率會(huì)導(dǎo)致系統(tǒng)功耗增加


為了比較FPGA中FIR和數(shù)字化儀IC中的強(qiáng)化型pFIR的功耗,我們將簡(jiǎn)單的濾波器設(shè)計(jì)測(cè)量的結(jié)果與多通道系統(tǒng)的實(shí)際電流消耗進(jìn)行了比較,多通道系統(tǒng)使用數(shù)字化儀IC上的強(qiáng)化型pFIR DSP模塊。包括所有前端網(wǎng)絡(luò)和時(shí)鐘電路在內(nèi),使用未啟用強(qiáng)化型pFIR的數(shù)字化儀IC平臺(tái)的總系統(tǒng)功耗大約為98.40 W。如果所有16個(gè)強(qiáng)化型pFIR都啟用,使用數(shù)字化儀IC平臺(tái)的總系統(tǒng)功耗大約是104.88 W。因此,在多通道平臺(tái)使用強(qiáng)化型pFIR導(dǎo)致的功耗偏差總共約為6.48 W,包括了數(shù)字化儀IC系統(tǒng)上的所有16個(gè)接收通道。強(qiáng)化型pFIR直接接收來(lái)自ADC的數(shù)據(jù),其運(yùn)行速度必須為當(dāng)前一代的ADC采樣速率(4 GSPS)。


但將這種功耗與假設(shè)有16個(gè)4 GSPS FPGA FIR的功耗作對(duì)比有點(diǎn)不切實(shí)際,因?yàn)閷?duì)單個(gè)Virtex Ultrascale+系列FPGA而言,其資源利用率不可能很高。因此,將250 MSPS速率的FPGA FIR與強(qiáng)化型4 GSPS pFIR作對(duì)比,表2和圖11顯示了32個(gè)FPGA FIR(16個(gè)I FIR和16個(gè)Q FIR)的功耗是2.40 W。FPGA中的濾波器的運(yùn)行速度比強(qiáng)化型數(shù)字化儀IC DSP模塊中的慢16倍多,但FPGA的功耗仍是強(qiáng)化型數(shù)字化儀IC功耗的0.37倍。將32個(gè)1 GSPS FPGA FIR與強(qiáng)化型4 GSPS pFIR相比,F(xiàn)PGA FIR的功耗約為7.04 W(其功耗要比強(qiáng)化型pFIR的高得多),運(yùn)行速度則比強(qiáng)化型pFIR的慢4倍。將16個(gè)4 GSPS FPGA FIR與16個(gè)強(qiáng)化型4 GSPS pFIR作比較,F(xiàn)PGA的功耗是這個(gè)系統(tǒng)配置的2倍??傊?,圖11表明數(shù)字化儀IC中強(qiáng)化型pFIR的功耗要低于相應(yīng)的FPGA FIR濾波器的。此外,強(qiáng)化型pFIR降低了FPGA DSP片的利用率,這也降低了設(shè)計(jì)的復(fù)雜性和總功耗。利用更高速率的濾波器拓寬了250 MSPS濾波器數(shù)據(jù)速率不可能降低時(shí)的寬帶應(yīng)用場(chǎng)景。


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圖11. 數(shù)字化儀IC中的強(qiáng)化型DSP模塊改善了系統(tǒng)級(jí)功耗。


最后要考慮的一個(gè)因素是在過(guò)度依賴FPGA資源的設(shè)備中(如數(shù)字化儀IC AD9081)利用強(qiáng)化型DSP的可擴(kuò)展性。在許多應(yīng)用中使用16個(gè)通道,也許只是最終系統(tǒng)的一個(gè)小子陣列。對(duì)許多利用強(qiáng)化型DSP(如AD9081中)的系統(tǒng)集成商而言,與通過(guò)增加FPGA資源拓展后端處理相比,可以得到更靈活的規(guī)模級(jí)解決方案以及更簡(jiǎn)單的信號(hào)鏈。關(guān)于這個(gè)爭(zhēng)論,作者主要考慮了擁有中央處理模型的系統(tǒng),其中所有數(shù)據(jù)最終必須聚集到單個(gè)FPGA中。在這種情況下,隨著通道規(guī)模的擴(kuò)大,向更多的數(shù)據(jù)變頻器增加內(nèi)置濾波功能就需要更多的SERDES線路,從架構(gòu)方面看,管理很簡(jiǎn)單,因?yàn)椴⒉恍枰郌PGA資源。沒(méi)有這些強(qiáng)化型DSP功能,系統(tǒng)集成商就需要連接多個(gè)FPGA,以便針對(duì)同樣的應(yīng)用獲得必要的資源,情況會(huì)非常復(fù)雜。


結(jié)論


本文介紹了一個(gè)在單片數(shù)字化元件IC中整合DSP模塊的系統(tǒng),并用具體的例子證明了這些數(shù)字化模塊可以提供相控陣、雷達(dá)、衛(wèi)星通信和電子戰(zhàn)應(yīng)用所需的多通道幅度和相位均衡。一種采用pFIR數(shù)字濾波器和DUC/DDC NCO相位偏移的方法表明,無(wú)需將這些DSP模塊整合到FPGA中,也可實(shí)現(xiàn)多通道寬帶均衡。用來(lái)進(jìn)行這種驗(yàn)證的系統(tǒng)見(jiàn)圖12,稱為Quad-MxFE Platform,可從ADI公司購(gòu)買。明確來(lái)講,AD9081 MxFE IC已經(jīng)成為子陣列設(shè)計(jì)的主干。


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圖12. Quad-MxFE平臺(tái)可從ADI公司購(gòu)買。


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