背景

 

在使用集成載流環(huán)的IC中，載流環(huán)可以產(chǎn)生IC能測量的磁場。該磁場通過霍爾效應轉(zhuǎn)換成電壓。此霍爾電壓正比于電流大小和方向。圖1是特定電流傳感器IC引線框產(chǎn)生磁場的示例。在該圖中，箭頭指示通過引線框的電流，彩色圖表示100A直流電通過傳感器時產(chǎn)生的磁場。為了表達清晰，圖中移除了電流源。

 

圖1：ACS780電流傳感器引線框磁場。

 

使用配備集成載流環(huán)的IC具有很多優(yōu)勢：無需磁芯、基本沒有磁滯、功率低、并且具有較高的溫度精確度。但是，由于不存在磁芯，傳感器容易受到磁體或傳感器IC周圍導線電流產(chǎn)生的雜散磁場的影響。為了抑制雜散磁場的出現(xiàn)，Allegro的很多電流傳感器都具有雙霍爾共模抑制方案?；魻柊宓牟贾梅绞揭_保當電流通過IC集成導體或載流環(huán)時，每個霍爾板感應的場極性相反。在圖1中，兩個霍爾板的位置用H1和H2表示?？梢詮膱D中看出，這兩個區(qū)域具有方向相反的磁場。

 

采用CMR技術的基本原理是：如果兩個霍爾板的信號相減，然后可以將集成環(huán)引發(fā)的信號求和，這樣就可以抑制來自進入IC的任何雜散磁場共模（單極）信號。簡單舉例，假定每個霍爾板的磁場±B大小相等，方向相反，則：

 

H1 – H2 ∝ B1 – B2

 

B – B2 = B – (–B)

 

B – (–B) = 2 × B

 

因此，

 

H1 – H2 ∝ 2 × B

 

假定兩個霍爾板上具有相等的雜散磁場Bext，則：

 

H1 – H2 ∝ B1 – B2

 

B1 – B2 = (B + Bext ) – (–B + Bext)

 

(B + Bext ) – (–B + Bext ) = 2 × B + Bext – Bext

 

2 × B + Bext – Bext = 2 × B

 

因此，

 

H1 – H2 ∝ 2 × B

 

Allego的其它技術資料《無磁芯霍爾效應電流傳感器IC采用的共模場抑制技術》更詳細地介紹了CMR技術的理論和指導方程。本文介紹的主要技術是如何設計和布置這些電流傳感器IC的載流線路。此外，本文也提供了最小化其他雜散來源的指南。

 

 

為了充分利用這些器件的CMR功能，包含IC的電路板應設計為兩個霍爾板的外部磁場相同。這有助于最大限度減少載流PCB自身產(chǎn)生的外部磁場導致的錯誤。每個載流軌跡的三個主要參數(shù)據(jù)決定了導致IC錯誤：與IC的距離、載流體的寬度以及它和IC之間的角度。圖2是IC附近載流體布線的示例。器件和導體之間的距離d是器件中心與導體中心的距離，電流路徑寬度為w，器件和電流路徑之間的角度θ是指連接兩個霍爾板的直線與電流路徑垂直線的夾角。

 

圖2：具有臨近電流路徑的ACS780（從傳感器底部觀察）。

 

兩個霍爾板的位置和方向隨IC的不同而有所變化。例如，如圖3所示，ACS724的霍爾板相比ACS780霍爾板旋轉(zhuǎn)了90°。如果在任何具有CMR功能的Allegro、電流傳感器IC附近進行電流路徑布線，最好保持θ盡可能接近90°。

 

圖3：霍爾板對齊的ACS724電流傳感器IC。

 

如果無法保持θ接近90°，下一個最好的選擇是保持電流路徑與電流傳感器IC之間距離d盡可能大。假定電流路徑與IC的夾角最差，即θ=0°或180°，見下列等式： 

 

 

此處，H距離是兩個霍爾板之間的距離，Cf是IC耦合因數(shù)。此耦合因數(shù)隨IC不同而變化。ACS780的耦合因數(shù)是5至5.5G/A，而其他Allegro IC的耦合因數(shù)范圍是10至15G/A。

 

 

等式1假定是無限長、無限細的導線。它沒有考慮載流導體的寬度和厚度。圖4是在最差條件方向（θ = 0° 或180°）計算得出的通過ACS780的載流體誤差。該誤差是采用理想等式以及考慮導體寬度和厚度的計算密集方程組計算得出。該圖顯示，計算誤差高于使用理想方程的結(jié)果。因此，方程1可用于快速、保守估計誤差。

 

圖4：ACS780使用理想方程1與使用軌跡尺寸計算誤差。

 

使用更精確的計算方法可以為不同寬度的電流路徑以及器件和電流路徑之間不同的角度計算誤差。對于所有角度和寬度，都假定使用4盎司規(guī)格銅導體設定電流軌跡厚度。該圖表明，載流體寬度對誤差有影響，但最大的影響因素是與器件的角度θ以及與器件的距離d。

 

圖5：ACS780計算4盎司規(guī)格銅導體軌跡導致的誤差；多軌跡寬度θ=0°和60°

 

 

如果布置包含具有CMR的Allegro電流傳感器IC的電路板，所有載流路徑的方向和接近性是重要因素，但優(yōu)化IC性能還要考慮其他因素?？赡苡绊懴到y(tǒng)誤差的其他雜散場來源包括與IC集成載流體相連的軌跡以及臨近永久磁體的位置。

 

必須小心規(guī)劃電路板與電流傳感器IC的連接方式?？赡苡绊懶阅艿某Ｒ婂e誤是：

 

• 電流路徑到IP管腳的接近角度

 

• 電流軌跡在IC下面擴展得過遠

 

 

使用Allegro電流傳感器IC的一個常見錯誤是使用不適當?shù)碾娏饕虢嵌?。圖6是電流軌跡接近IC的示例（此處是ACS724）。此圖顯示IP+和IP–的軌跡。淺綠色區(qū)是進入IP+的理想接近區(qū)。該區(qū)域范圍是0°至85°。該規(guī)則同樣適用于IP–軌跡。

 

該區(qū)域的限制是為了防止載流軌跡影響到可能導致IC輸出誤差的任何雜散場。如果與IP相連的電流軌跡在該區(qū)域外部，則必須按上述方式處理（臨近電流路徑導致的磁場）。

 

圖6：ACS724電流軌跡接近角度θ的理想范圍是0°至85°，此范圍很可能與其他Allegro電流傳感器IC不同。

 

 

另一個常見錯誤是電流軌跡與IP管腳距離過遠。根據(jù)器件的不同，這可能導致兩種不同的問題。如果是采用SOIC和類似封裝的器件，這可能導致IC上產(chǎn)生雜散場，使性能降低。如果采用LR封裝，由于IP總線較大并且暴露在外，在封裝下面過遠布線可能改變通過IP總線的電流路徑，從而改變器件的性能。下面內(nèi)容將更詳細地介紹對LR封裝的影響。

 

對于雜散場而言，如果電流軌跡以一定的角度進入IP總線，問題會更加嚴重。如果發(fā)生這種情況，電流實際在部件下面流過，背向IP管腳，然后向上通過IP管腳。改變的電流路徑可能會導致雜散場產(chǎn)生，降低IC精度。禁止在器件下面擴展至IP管腳的電流軌跡就可以防止這種情況。

 

圖7：ACS724在IC下擴展，電流軌跡在IC下面過遠，改變了電流路徑，降低了精度。

 

 

如果永久磁鐵靠近電流傳感器IC，磁鐵導致的雜散場也會影響IC性能。一般情況下，來自磁鐵的雜散場可能隨磁體的不同而變化極大。它取決于磁鐵尺寸、材料、磁化方向以及其他很多因素。如果可以調(diào)整電流傳感器，使霍爾板垂直于磁體（如圖8所示），則可以將這些雜散場的影響降至最小。

 

圖8：具有臨近永磁體最優(yōu)方向的ACS780。

 

 

在LR封裝中，載流軌跡在器件下面擴展實際改變了電流通過IP總線的路徑。這可能導致IP總線與IC的耦合因數(shù)發(fā)生變化，并顯著降低器件性能。

 

使用ANSYS Maxwell電磁套件可以模擬電流密度和電流產(chǎn)生的磁場。圖9提供兩種不同模擬的結(jié)果。第一種情況是向上引至IP總線的電流軌跡在所需點終止。第二情況是電流軌跡向IP總線上方擴展過遠。兩個模擬中的紅色箭頭表示高電流密度的區(qū)域。在沒有過量重疊的模擬中（紅色區(qū)域），電流密度與具有過量重疊的模擬差距巨大。還可以看出，H1場比沒有過多重疊時更大。這一點用藍色暗影表示。

 

圖9：具有不同電流軌跡和IP總線重疊的ACS780引線框模擬。

 

如果重疊超過推薦量，也會導致其他問題，例如電流接近角范圍顯著縮小。如果電流軌跡在IP總線上擴展的過大，則會形成對接近角的依賴，即接近角直接影響器件的耦合因數(shù)。避免這種情況的最佳方式是限制電流軌跡的重疊。

 

圖10：ACS780 PCB布局參考圖。進行必要的調(diào)整，滿足應用工藝要求和PCB布局公差和紅色的圈選關鍵尺寸。

 

 

Allegro MicroSystems電流傳感器IC有很多優(yōu)勢。這些傳感器IC的磁滯幾乎為零，而且功耗非常低。與無磁芯相伴的一個缺點是容易受到雜散磁場的影響。但是，很多IC都能夠抑制共模磁場。

 

兩個霍爾板的共模場相等時，CMR技術效果最好。我們探討了若干顯著降低兩個霍爾板共模場差值的技術，即如何進行外部電流路徑布線與其他優(yōu)化布局技術。針對電流路徑不能以最有利的方向布線的情況，我們還介紹了誤差估算。此外，還探討了一些針對LR封裝的布局技術，這是因為必須考慮LR的一些特性才能獲得最優(yōu)性能。

 

總之，本文探討的技術和計算有助于客戶優(yōu)化Allegro、電流傳感器IC性能。