【導(dǎo)讀】48 V配電在數(shù)據(jù)中心和通信應(yīng)用中很常見，有許多不同的解決方案可將48 V降壓至中間電壓軌。最簡(jiǎn)單的方法可能是降壓拓?fù)?，它可以提供高性能，但功率密度往往不足。使用耦合電感升?jí)多相降壓轉(zhuǎn)換器可以大幅提高功率密度，這種方案與先進(jìn)的替代方案不相上下，同時(shí)保持了巨大的性能優(yōu)勢(shì)。多相耦合電感的繞組之間反向耦合，因而各相電流中的電流紋波可以相互抵消。這種優(yōu)勢(shì)可以用來?yè)Q取效率的改善，
48 V配電在數(shù)據(jù)中心和通信應(yīng)用中很常見，有許多不同的解決方案可將48 V降壓至中間電壓軌。最簡(jiǎn)單的方法可能是降壓拓?fù)?，它可以提供高性能，但功率密度往往不足。使用耦合電感升?jí)多相降壓轉(zhuǎn)換器可以大幅提高功率密度，這種方案與先進(jìn)的替代方案不相上下，同時(shí)保持了巨大的性能優(yōu)勢(shì)。多相耦合電感的繞組之間反向耦合，因而各相電流中的電流紋波可以相互抵消。這種優(yōu)勢(shì)可以用來?yè)Q取效率的改善，或者尺寸的減小和功率密度的提高等。本文介紹了一個(gè)示例，其磁元件的體積和重量只有原來的1/4，使得1.2 kW解決方案符合1/8磚的行業(yè)標(biāo)準(zhǔn)尺寸，并且峰值效率高于98%。本文還重點(diǎn)討論了如何根據(jù)耦合電感的品質(zhì)因數(shù)(FOM)優(yōu)化48 V拓?fù)洹?/p>
48 V配電軌通常會(huì)降壓至某個(gè)中間電壓，往往是12 V或更低，然后不同的本地負(fù)載點(diǎn)穩(wěn)壓器直接向不同負(fù)載提供各種不同的電壓。對(duì)于48 V至12 V降壓調(diào)節(jié)器，首選之一是多相降壓轉(zhuǎn)換器（圖1）。這種解決方案提供穩(wěn)壓VO和快速瞬態(tài)性能，很容易實(shí)現(xiàn)且成本較低。對(duì)于幾百瓦到>1 kW的功率范圍，可以考慮四相并聯(lián)。然而，高效率通常是一個(gè)優(yōu)先考慮因素，與12 V甚至5 V輸入的較低電壓應(yīng)用相比，48 V轉(zhuǎn)換器為了保持低開關(guān)損耗，開關(guān)頻率通常相對(duì)較低。這會(huì)在"伏特×秒"方面對(duì)磁元件造成雙重?fù)p害，因?yàn)橐呀?jīng)很明顯的電壓也會(huì)作用相對(duì)較長(zhǎng)的時(shí)間。因此，與較低電壓應(yīng)用相比，48 V的磁元件通常體積較大，并使用多匝繞組來承受顯著提高的"伏特×秒"。48 V降壓轉(zhuǎn)換器仍然可以實(shí)現(xiàn)高效率，但整體尺寸通常相當(dāng)大，其中電感占據(jù)了大部分體積。
基本48 V至12 V ~1 kW降壓轉(zhuǎn)換器具有四相，使用6.8 μH分立電感，開關(guān)頻率為200kHz。這四個(gè)電感是目前最大和最高的元件，占解決方案體積的大部分。本文的目標(biāo)是保持或提高此初始設(shè)計(jì)所實(shí)現(xiàn)的高效率，但顯著減小磁元件的尺寸。
常規(guī)降壓轉(zhuǎn)換器各相的電流紋波可由公式1求出，其中占空比為 D = VO/VIN, VO 為輸出電壓，VIN 為輸入電壓，L為電感值，F(xiàn)s 為開關(guān)頻率。
圖1. 使用分立電感的四相降壓轉(zhuǎn)換器。
用漏感為L(zhǎng)k且互感為L(zhǎng)m的耦合電感代替分立電感(DL)，CL（耦合電感）中的電流紋波可表示為公式2。FOM表示為公式3，其中 Nph為耦合相數(shù)，ρ為耦合系數(shù)（公式4），j為運(yùn)行指數(shù)，僅定義占空比的適用區(qū)間（公式5）。
改進(jìn)的第一步是針對(duì)耦合系數(shù)Lm/Lk 的幾個(gè)實(shí)際合理值繪制 Nph = 4 的FOM曲線（圖2）。紅色曲線 Lm/Lk = 0 表示分立電感的FOM = 1基線。已經(jīng)證明，漏感非常低的陷波CL (NCL)結(jié)構(gòu)一般能實(shí)現(xiàn)非常高的 Lm/Lk ，因此FOM值也很高。然而，雖然在理想情況下目標(biāo) 占空比正好位于第一陷波D = 12 V/48 V=0.25，但有必要考慮 VIN 和 VO的某個(gè)范圍。有時(shí)候，標(biāo)稱 VIN 可以是48 V或54 V加上一些容差， VO 可以調(diào)整為遠(yuǎn)離12 V，等等。如果占空比在D = 0.25附近的某個(gè)范圍內(nèi)變化，為使電流紋波始終受到抑制，應(yīng)選擇具有相當(dāng)大漏感的典型CL設(shè)計(jì)，而不是NCL，但FOM值仍然相當(dāng)大。假設(shè) Lm/Lk > 4，與DL基線相比，減小CL中的電感值可能使圖2中的FOM提高約6倍。減少能量存儲(chǔ)會(huì)直接影響所需的磁元件體積。因此，將DL = 6.8 μH降低為CL = 1.1 μH應(yīng)有利于減小尺寸。
圖2. 針對(duì)一些不同 Lm/Lk 值，4相CL的FOM與占空比D的函數(shù)關(guān)系。突出顯示 了目標(biāo)區(qū)域.
圖3. DL = 6.8 μH和 CL = 4 × 1.1 μH for （VIN = 48 V 且 Fs = 200 kHz）時(shí)的電流紋波與 VO的函數(shù)關(guān)系。突出顯示了目標(biāo)區(qū)域。
圖3顯示了相應(yīng)的電流紋波，比較了VIN = 48 V 和 Fs = 200 kHz 條件下的基線設(shè)計(jì)DL = 6.8 μH與建議的4相CL = 4 × 1.1 μH (Lm = 4.9 μH) )。在目標(biāo)區(qū)域中，CL的電流紋波與DL的電流紋波相似或更小。這意味著所有電路波形的均方根相似，傳導(dǎo)損耗也相似。相同F(xiàn)s時(shí)的相同紋波還意味著開關(guān)損耗、柵極驅(qū)動(dòng)損耗等也相同，因此這兩種解決方案的效率應(yīng)該非常相似（假設(shè)DL和CL電感損耗的貢獻(xiàn)相似，這是唯一的區(qū)別）。
圖4. 四個(gè)DL = 6.8 μH電感（上方）被替換為CL = 4 × 1.1 μH（下方），體積減小到原來的1/4。
圖5. 48 V至12 V調(diào)節(jié)第一級(jí)。元件放置在PCB正面的1/4磚輪廓內(nèi)。將所有~1 mm 元件移至底部：1/8磚。
圖4顯示了設(shè)計(jì)的CL = 4 × 1.1 μH，其取代了四個(gè)DL = 6.8 μH電感。5 每個(gè)DL的尺寸為28 mm × 28 mm × 16 mm，假設(shè)它們彼此間隔0.5 mm，那么尺寸為56.5 mm × 18 mm × 12.6 mm的4相CL可使磁元件體積減小到原來的1/4。圖5顯示了完整的1.2 kW 48 V至12 V調(diào)節(jié)解決方案，PCB單面上的元件位于1/4磚輪廓內(nèi)。CL尺寸和封裝經(jīng)過專門設(shè)計(jì)，兩個(gè)CL元件可以安放在行業(yè)標(biāo)準(zhǔn)四分之一磚尺寸內(nèi)。將所有~1 mm元件（FET、控制器IC、陶瓷電容等）放置在PCB底部，從而實(shí)現(xiàn)1/8磚尺寸的1.2 kW解決方案。
當(dāng)DL = 6.8 μH電感變?yōu)镃L = 4 × 1.1 μH時(shí)，電感中的電流擺率限制也改善了6倍，這有助于改善瞬態(tài)性能。除此之外，盡管磁元件總體積減少到原來的1/4，但100°C時(shí)的電感飽和額定值提高了約2倍。
圖6顯示了建議的 VIN = 48 V 解決方案（輸出 VO = 12 V ）的瞬態(tài)性能。正如所料，對(duì)于變化的負(fù)載電流，反饋將輸出電壓調(diào)節(jié)至預(yù)設(shè)值，同時(shí)補(bǔ)償輸入電壓的任何變化。
圖6. 75 A負(fù)載階躍下 VO = 12 V 輸出(CL = 4× 1.1 μH)時(shí)的瞬態(tài)性能。
所實(shí)現(xiàn)的效率如圖7所示，它可能是首要的性能參數(shù)。它與先進(jìn)的行業(yè)解決方案進(jìn)行了比較：48 V至12 V（固定4:1降壓）LLC，初級(jí)側(cè)和次級(jí)側(cè)均有矩陣變壓器和GaN FET。10 所實(shí)現(xiàn)的滿載效率為97.6%，而基準(zhǔn)效率為96.3%。這意味著在全功率下?lián)p耗減少16.6 W，建議的解決方案實(shí)現(xiàn)了1.6倍的改進(jìn)。當(dāng)效率已經(jīng)如此之高時(shí)，損耗要降低如此大的幅度通常很難實(shí)現(xiàn)。
尺寸和效率之間的權(quán)衡當(dāng)然是可能的。圖8比較了CL = 4 × 1.1 μH（磁元件尺寸減小到DL的1/4）和更大的CL = 4 × 3 μH（電感體積僅減小到DL的1/2）的效率。物理尺寸較大的CL = 4 × 3 μH具有較高的漏感 Lk = 3 μH 和較大的互感 Lm = 10 μH。這使得 Fs可以輕松降低至110 kHz，從而大幅提升整個(gè)負(fù)載范圍內(nèi)的效率。
圖7. 與1/8磚尺寸的先進(jìn)48 V至12 V解決方案的效率比較。
圖8. 使用耦合電感的建議48 V至12 V解決方案的效率與尺寸權(quán)衡。
利用耦合電感的優(yōu)勢(shì)，48 V至12 V解決方案將磁元件總尺寸減小到基本分立電感的1/4，以行業(yè)標(biāo)準(zhǔn)的1/8磚尺寸實(shí)現(xiàn)了1.2 kW功率。在磁元件尺寸減小4倍的同時(shí)，它保持了出色的效率性能，瞬態(tài)電感電流擺率提高了6倍，電感Isat 額定值提高了2倍。
與同樣尺寸的業(yè)界先進(jìn)48 V至12 V解決方案相比，它在全功率下的損耗降低了約1.6倍。如果磁元件尺寸的減小幅度可以不那么大，效率還能進(jìn)一步提高。
同時(shí)，建議的解決方案提供出色的穩(wěn)壓輸出，可直接放在客戶母板上，并利用標(biāo)準(zhǔn)硅FET進(jìn)一步優(yōu)化成本。與之相比，采用全GaN FET的非穩(wěn)壓4:1 LLC是作為單獨(dú)模塊制造的，并使用具有多層、敏感布局和嵌入式矩陣變壓器的專用PCB。
整體性能改善體現(xiàn)了ADI耦合電感專利IP的優(yōu)勢(shì)，我們很高興將其提供給眾多客戶用于DC-DC應(yīng)用。
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