【導讀】運算放大器的設計可以分為兩個較為獨立的步驟，第一步是選擇或搭建運放的基本結構，繪出電路結構草圖，第二步就要選擇直流電流，手工設計管子尺寸，以及設計補償電路等等，然后在手工計算的基礎上，運用模擬電路仿真軟件對設計的兩級運放進行仿真，并對電路進行后續(xù)的調試和修改。

運算放大器（簡稱運放）是許多模擬系統(tǒng)和混合信號系統(tǒng)中的一個完整部分。各種不同復雜程度的運放被用來實現(xiàn)各種功能：從直流偏置的產(chǎn)生到高速放大或濾波。伴隨者每一代 CMOS 工藝，由于電源電壓和晶體管溝道長度的減小，為運放的設計不斷提出復雜的課題。

兩級運算放大器的設計步驟

運算放大器的設計可以分為兩個較為獨立的步驟，第一步是選擇或搭建運放的基本結構，繪出電路結構草圖，第二步就要選擇直流電流，手工設計管子尺寸，以及設計補償電路等等，然后在手工計算的基礎上，運用模擬電路仿真軟件對設計的兩級運放進行仿真，并對電路進行后續(xù)的調試和修改。

1. 電路分析

1.1 電路結構

常見的 COMS 二級密勒補償運算跨導放大器的結構如圖 2.1 所示。主要包括四部分：第一級輸入級放大電路、第二級放大電路、偏置電路和相位補償電路。

1.2 電路描述

第一級為PMOS作為輸入管的五管差分對，提供高增益并且可以有效抑制共模信號干擾。第二級為共源級放大電路，由M6、M7構成，為電路提供大的輸出擺幅，并進一步提高增益。M14和Cc跨接在第一級輸出級和第二級輸出級之間，起相位補償作用，M14工作與線性區(qū)，通過偏置電路控制其導通電阻。偏置電路由 M8～M13 和 RB 組成，這是一個共源共柵 Widlar 電流源。M8 和 M9寬長比相同。M12 通常是 M13 的幾倍，源極加入了電阻 RB，組成微電流源，產(chǎn)生電流 IB。對稱的 M11 和 M12 構成共源共柵結構，減小溝道長度調制效應造成的電流誤差，同時還為 M14 柵極提供偏置電壓。

1.3 靜態(tài)特性分析

第一級的電壓增益為：Gm1R1，Gm1為M1,2跨導，R1為M2、M4輸出阻抗并聯(lián)。第二級的電壓增益為：Gm2R2，Gm2為M6跨導，R2為M6、M7輸出阻抗并聯(lián)。

總的直流電壓增益為：Gm1Gm2R1R2＝gm1gm6(ro2//ro4)(ro6//ro7)

將 VGS－VT簡寫作 VGST，有：

電阻 ro由下式?jīng)Q定:

其中 λ 是溝道長度調制系數(shù)，VE 為厄利電壓，L 為管子的有效溝道長度。

將gm和ro分別替換得到：

可見，兩級運放的直流增益與過驅動電壓 VGST和λ成反比，而 L 增大λ將減小，因此，為了得到較高的增益，應當選取較小的過驅動電壓和較大的溝道長度。

1.3.1 偏置電路分析

偏置電路由 M8~M13 構成，其中包括兩個故意失配的晶體管 M12 和 M13，電阻RB串聯(lián)在 M12 的源極，它決定著偏置電流和 gm12，所以一般為片外電阻以保證其精確穩(wěn)定。為了最大程度的降低 M12 的溝道長度調制效應，采用了 Cascode 連接的 M10以及用與其匹配的二極管連接的 M11 來提供 M10 及M14的偏置電壓。最后，由匹配的 PMOS器件 M8 和 M9 構成的鏡像電流源將電流 IB復制到 M11 和 M13，同時也為 M5 和 M7提供偏置。

下面進行具體計算：

鏡像電流源 M8 和 M9 使得 M13 的電流與 M12 的電流相等，從而有

且，

聯(lián)立上面兩式得：

整理得：

一般的，我們取W/L12＝4*W/L13

1.3.2 調零電阻分析

位于線性區(qū)的M14充當該兩級運放的調零電阻，其中 M14 管的電阻為：

我們設置偏置電流使得 M11 與 M14 的源極電壓相同，從而使得VGS11＝VGS14，需滿足：VGS13＝VGS6，從而：

并且

將上式帶入Rz,我們得到：

1.4 小信號分析

1.4.1 零極點分析

兩級運算放大電路小信號等效模型入下圖所示：

其中，R1、R2分別為第一級、第二級輸出阻抗，C1＝Cdb2＋Cdb4＋Cgs6（Cgs6為C1的主要成分），C2＝Cdb6＋Cdb7＋CL（CL為C2的主要成分）

列KCL節(jié)點電流方程：

解KCL方程并化簡零極點得到：

P1＝1/(Gm2R1R2Cc)

P2＝Gm2/C2

P3＝1/RzC1

Z＝1/Cc(Rz-1/Gm2)

Av＝Gm1Gm2R1R2

GBW＝Gm1/Cc

1.4.2 相位補償分析

通過調節(jié)M14和M11的長寬比可以起到調節(jié)Rz阻值大小，實現(xiàn)移動右半平面零點的作用。如果將零點移到左半平面并與第二極點重合，這樣一來可以起到消去第二極點的作用，這要求：

但在實際的電路實現(xiàn)中，在負載電容未知或者運放工作過程中負載電容發(fā)生變化的情況下，很難使得零點和第二極點精確抵消。另外，即使在設計時使得零點的位置等于第二極點，由于工藝波動和寄生電容的影響，會使得 Rz 和電路中其它相關的參數(shù)偏離原先的設計值，這樣一來兩者不能夠完全抵消，反而會形成相鄰的零、極點對，會對電路的瞬態(tài)性能產(chǎn)生不利的影響。

如果將零點移到左半平面略大于 GBW 的位置（一般為 1.2 倍 GBW 處），從而使得相位超前，可以提高電路的穩(wěn)定性。這就需要：

同時使非主極點 p2在 1.5GBW 處，本次二級運算放大器設計采用這種方法來補償相位。

2. 電路設計

2.1 設計指標

設計指標如下表：

2.2 設計步驟

1.選擇Cc的大小。

Cc取值通常為CL的三分之一左右，暫取1.5pf?？紤]壓擺率指標（IDS5/Cc≥30V/us），得IDS5≥45uA。

2.分配各支路電流。

IDS5＝50uA IDS7＝200uA ID8＝ID9＝10uA，270uA×1.8V＝0.486mW（＜0.5mW），滿足靜態(tài)功耗指標。

3.相位補償。

由1/Cc(Rz-1/Gm2)＝1.2×Gm1/Cc，Gm2＝1.5×Gm1/Cc，得Rz＝(1/1.2＋gm1/gm6)×1/gm1; gm6/gm1≈5。

4.選擇過驅動電壓。

VDSAT1降低有助于提高電壓增益、共模抑制比以及電源抑制比，并且在同等電流前提下，過驅動越小，跨導越大。因此VDSAT1盡量取小，這里取VDSAT1＝100mV。

5.計算M1,2寬長比。

已知 ID1＝25μA，VDSAT1＝0.1V，計算得：(W/L)1,2≈37。

6.計算 M3,4、M6、M5和 M7的寬長比。

為使M5不進入線性區(qū)，VDSAT5不能過大，取VDSAT5＝300m，得(W/L)5＝8.29，為方便其他MOS管設計，取(W/L)5＝10；ID7＝4ID5，故(W/L)7/(W/L)5＝4/1，得(W/L)7＝40；由gm6/gm1＝5，ID6＝8ID1＝8ID4，計算得：VDSAT6≈160mV，(W/L)6≈180；且VGS4近似等于VGS6，有(W/L)3,4/(W/L)6＝1/8，得(W/L)3,4＝21.875，取(W/L)3,4＝22。

7.計算 M8,9、M10,11、M12、M13的寬長比和 RB 的阻值。

取(W/L)12＝4*W/L)13；由VGS13＝VGS6可得，(W/L)13＝(IRB/ID6)×(W/L)6,(W/L)13＝9,因此W/L)12＝36；帶入式IB表達式中可解得：RB≈8061Ω；ID9/ID7＝10uA/200uA＝(W/L)9/(W/L)7，得(W/L)9＝(W/L)8＝2；將Rz＝(1/1.2+gm1/gm6)×(1/gm1)帶入Rz表達式求解，取(W/L)14＝16,計算得(W/L)10,11＝2。

至此器件參數(shù)設計完成，由于溝道調制效應以及體效應的影響，各支路電流、MOS管跨導及過驅動電壓較設計值會存在一定誤差，并且由與M6管寬長比很大，將引入很大的寄生電容，使得C1變大，P3極點變小，使相位裕度減小，將在后面的電路仿真討論。

最終得到的器件參數(shù)如下:

3. 電路仿真

使用Cadence virtuoso IC618對該兩級運放進行電路仿真，采用tsmc65nm工藝庫完成電路搭建，如下圖所示：

3.1 DC直流仿真

完成電路原理圖搭建后，在ADE L 仿真器中輸入預設參數(shù)，選擇DC分析，輸入共模電平為0.9V。

DC仿真結果如下：

由于溝道調制效應以及體效應的影響，IRB實際值小于10uA，減小RB值使IRB接近10uA，并且由于W/L1較W/L5大很多，M1,2過驅動電壓將遠小于M5，這就容易使M1、M2進入亞閾值區(qū)，這里M1、M2選擇低閾值NMOS管。輸出共模電平為980mV。

輸入共模范圍

輸入共模范圍即放大器第一級所有 MOS 管工作在飽和區(qū)的共模輸入電壓范圍。共模輸入范圍仿真方法如下：

calculator-OS可查看器件DC參數(shù)，選中M0、M3以及M5的region參數(shù)，查看器件的工作區(qū)域，其中region＝0為關斷區(qū)，region＝1線性區(qū)，region＝2飽和區(qū)，region＝3亞閾值區(qū)，region＝4擊穿區(qū)。

DC參數(shù)掃描，設置變量為VIN_CM，掃描范圍為（0，1.8V）,掃描結果如下：

共模輸入范圍為（0.5V，1.58V）

輸出電壓擺幅

該兩級運算放大器的最大輸出電壓擺幅為VDD-2*VDSAT，輸出電壓擺幅仿真方法如下：

在運放一端施加0.9V電壓，另一端在0.9V±10mV范圍內掃描DC電壓，同時畫出VOUT：

在0.9V±1mV范圍內繼續(xù)掃描DC電壓：

輸出電壓范圍為：（175mV，1.66V），輸出電壓擺幅為(1.66-0.98)×2＝1.36V

3.2 ac仿真

幅頻響應

ac小信號仿真結果如下：

仿真結果顯示GBW和PM均小于設計指標。PM小于45°，因此P2位于GBW內，且P2＝gm6/2πCL≈100MHz＞GBW。

分析發(fā)現(xiàn)W/L6很大，導致其寄生電容很大（約為1.45pF），1/(RzC1)≈48MHz

將M6的W、L同時減半以減小該寄生電容，仿真發(fā)現(xiàn)：

Cgs減小為0.36pF,PM約為60.7°，GBW約為54.55MHz滿足指標要求，但由于M6溝道長度減半，溝道調制效應變得更加顯著，為了平衡M6、M7電流，輸出共模電平升高，將極大減小輸出電壓擺幅。

因此，仍保持M6寬長不變，嘗試移動左零點補償該寄生電容引起的極點。

M14的寬長比控制著Rz的大小，通過掃描M14的寬長比發(fā)現(xiàn)，當W/L14＝12時，滿足GBW指標要求,但仍不滿足PM指標。

為了獲得更好的PM和GBW指標，將W/L1修改為50，W/L10和W/L11修改為1，W/L14修改為9，對Cc值進行參數(shù)掃描：

Cc修改為2pF，PM和GBW均達到指標要求，適當?shù)脑龃驝c可以獲得更好的相位裕度，但Cc增大同時會減小GBW和壓擺率。

PSRR

PSRR+：

正電源抑制比(66.3+5.45)≈72dB

PSRR-：

負電源抑制比(66.3+19.54)≈86dB

3.3 tran仿真

壓擺率

給差分輸入管一端施加脈沖階躍信號，選擇tran分析，畫出VOUT輸出曲線，點擊measurement-transient measurement，仿真得壓擺率為28.9V/us＞20V/us

3.4 noise仿真

由于第二級噪聲等效到輸入端需要除以第一級增益，因此兩級運放的噪聲集中在第一級。輸入噪聲電壓由熱噪聲和閃爍噪聲兩部分組成：

在中低頻段，閃爍噪聲為主要部分，其等效輸入?yún)⒖荚肼曤妷簽椋?/p>

所以，一般采用增大輸入管面積的方法來優(yōu)化電路的噪聲性能。

noise仿真結果如下：

輸入?yún)⒖荚肼曤妷簽?8.17nV/ √Hz@1KHz。

4.仿真結果

Cadence仿真結果見下表：

器件最終參數(shù)

性能指標

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