【導讀】在硬件系統(tǒng)設計中，通常我們關注的串擾主要發(fā)生在連接器、芯片封裝和間距比較近的平行走線之間。但在某些設計中，高速差分過孔之間也會產生較大的串擾，本文對高速差分過孔之間的產生串擾的情況提供了實例仿真分析和解決方法。
高速差分過孔間的串擾
對于板厚較厚的PCB來說，板厚有可能達到2.4mm或者3mm。以3mm的單板為例，此時一個通孔在PCB上Z方向的長度可以達到將近118mil。如果PCB上有0.8mm pitch的BGA的話，BGA器件的扇出過孔間距只有大約31.5mil。
如圖1所示，兩對相鄰差分過孔之間Z方向的并行長度H大于100mil，而兩對差分過孔在水平方向的間距S=31.5mil。在過孔之間Z方向的并行距離遠大于水平方向的間距時，就要考慮高速信號差分過孔之間的串擾問題。順便提一下，高速PCB設計的時候應該盡可能最小化過孔stub的長度，以減少對信號的影響。如下圖所1示，靠近Bottom層走線這樣Stub會比較短。或者可以采用背鉆的方式。
圖1：高速差分過孔產生串擾的情況（H>100mil, S=31.5mil ）
差分過孔間串擾的仿真分析
下面是對一個板厚為3mm，0.8mm BGA扇出過孔pitch為31.5mil，過孔并行距離H=112mil的設計實例進行的仿真。
如圖2所示，我們根據走線將4對差分對定義成8個差分端口。
圖2：串擾仿真端口定義
假設差分端口D1—D4是芯片的接收端，我們通過觀察D5、D7、D8端口對D2端口的遠端串擾來分析相鄰通道的串擾情況。由圖3所示的結果我們可以看到距離較近的兩個通道，通道間的遠端串擾可以達到-37dB@5GHz和-32dB@10GHz，需要進一步優(yōu)化設計來減小串擾。
圖3：差分對間的串擾仿真結果
也許讀到這里您會產生疑問：如何判定是差分過孔引起的串擾而不是差分走線引起的串擾呢？
為了說明這個問題，我們將上述的實例分成BGA扇出區(qū)域和差分走線兩部分分別進行仿真。仿真結果如圖4所示：
圖4：BGA扇出區(qū)域和差分走線串擾仿真結果
從圖4右側的仿真結果可以看出差分走線間的串擾都在-50dB以下，在10GHz頻段下甚至達到了 -60dB以下。而BGA扇出區(qū)域的串擾和原來整體仿真的串擾數值比較接近。從圖4中的仿真結果我們可以得出在上述實例中差分過孔間的串擾起主要作用。
差分過孔間串擾的優(yōu)化
了解了此類問題產生串擾的根源，優(yōu)化差分過孔之間串擾的方法就比較明確了。增加差分過孔之間的間距是簡單易行并且十分有效的方法。我們在實例原設計的基礎上將差分過孔位置進行了優(yōu)化，使得每對差分過孔之間的間距大于75mil。從圖5所示的仿真結果以及表1的數據對比可以看出，優(yōu)化后的遠端串擾比原設計在15GHz頻帶內有15~20dB的改善，在15~20GHz頻帶內有10dB的改善。
圖5：優(yōu)化差分過孔間距后串擾仿真結果
表1：優(yōu)化差分過孔間距前后串擾仿真數據對比
TI公司推出的應用于25/28Gbps接口速率的DS280BR810芯片在PCB設計上可以使用這種降低串擾的扇出方法。DS280BR810是一個8通道28Gbps低功耗線性均衡器。
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