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什么是無雜散動(dòng)態(tài)范圍 (SFDR)?為什么 SFDR 很重要?

發(fā)布時(shí)間:2023-08-11 責(zé)任編輯:lina

【導(dǎo)讀】ADC 是基于多種不同電路架構(gòu)設(shè)計(jì)的復(fù)雜系統(tǒng),例如閃存、SAR、Delta-Sigma (ΔΣ)和流水線結(jié)構(gòu)。根據(jù)架構(gòu)和特定電路實(shí)現(xiàn),不同的電路元件可能是非線性的主要來源。盡管有多種設(shè)計(jì),但我們?nèi)匀豢梢哉J(rèn)識(shí)到在高速 ADC 中增加 SFDR 的兩個(gè)主要限制,即 S/H 電路和 ADC 的編碼器部分。為了更好地理解這一點(diǎn),請(qǐng)考慮圖 3 中所示的 SAR ADC 框圖。


有多種不同的規(guī)格可用于表征電路線性度。SFDR 指標(biāo)是一種常用的規(guī)范。該指標(biāo)定義為所需信號(hào)幅度與感興趣帶寬內(nèi)雜散的比率(圖 1)。


什么是無雜散動(dòng)態(tài)范圍 (SFDR)?為什么 SFDR 很重要?

圖1. 顯示 SFDR 指標(biāo)的圖表。


對(duì)于 ADC,SFDR 展示了 ADC 如何在存在大信號(hào)的情況下同時(shí)處理小信號(hào)。作為一個(gè)例子,考慮一個(gè)接收器應(yīng)用程序。假設(shè) ADC 輸入由 +1 dBm 阻塞信號(hào)和 -75 dBm 所需信號(hào)組成。在這種情況下,由于ADC 非線性,大阻塞器可能會(huì)在 ADC 輸出處產(chǎn)生不需要的雜散。這些不需要的雜散由圖 2 中的紫色組件顯示。


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圖2. 該圖以紫色顯示不需要的雜散。


如果雜散足夠接近所需信號(hào)并且足夠大,則可能會(huì)將 SNR 降低到不可接受的水平。當(dāng)今通信系統(tǒng)的嚴(yán)格要求可能需要 95 dB 范圍內(nèi)的高 SFDR 值。然而,普通 ADC 無法提供這種水平的線性度。下面的表 1 比較了 Analog Devices 的四種高性能 ADC 的一些關(guān)鍵參數(shù),應(yīng)該可以幫助您了解高性能 ADC 的 SFDR 范圍。


表 1. 四種高性能 ADC 的關(guān)鍵參數(shù)。使用的數(shù)據(jù)由Analog Devices提供

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此外,該表還強(qiáng)調(diào)了 SNR 和 SFDR 指標(biāo)之間的權(quán)衡。對(duì)于該表中的前三個(gè) ADC,它們使用相同的 IC 技術(shù)并具有相同的功耗,因此 SFDR 和 SNR 之間存在反比關(guān)系。我們將在本文稍后討論這種權(quán)衡的起源。在此之前,我們先回答一個(gè)重要問題:在高速 ADC 中提高 SFDR 的主要限制是什么? 


ADC 中的靜態(tài)和動(dòng)態(tài)線性

ADC 是基于多種不同電路架構(gòu)設(shè)計(jì)的復(fù)雜系統(tǒng),例如閃存、SAR、Delta-Sigma (ΔΣ)和流水線結(jié)構(gòu)。根據(jù)架構(gòu)和特定電路實(shí)現(xiàn),不同的電路元件可能是非線性的主要來源。盡管有多種設(shè)計(jì),但我們?nèi)匀豢梢哉J(rèn)識(shí)到在高速 ADC 中增加 SFDR 的兩個(gè)主要限制,即 S/H 電路和 ADC 的編碼器部分。為了更好地理解這一點(diǎn),請(qǐng)考慮圖 3 中所示的 SAR ADC 框圖。



什么是無雜散動(dòng)態(tài)范圍 (SFDR)?為什么 SFDR 很重要?
圖3. SAR ADC 框圖。


SAR數(shù)字化算法的步是采樣階段,在此期間S/H獲取輸入值。該樣本將在整個(gè)轉(zhuǎn)換階段保留。在轉(zhuǎn)換階段,所采集的樣本會(huì)連續(xù)與適當(dāng)?shù)拈撝惦娖竭M(jìn)行比較,以找到輸入的數(shù)字等效值。為了確定輸出的每一位,需要一個(gè)時(shí)鐘周期。假設(shè)采樣階段也需要 1 個(gè)時(shí)鐘周期,則 N 位 SAR ADC 需要 N + 1 個(gè)時(shí)鐘周期。圖 4 顯示了 3 位 SAR ADC 的 S/H 輸出和閾值波形。


什么是無雜散動(dòng)態(tài)范圍 (SFDR)?為什么 SFDR 很重要?

圖4. 3 位 SAR ADC 的 S/H 輸出和閾值波形。


這里重要的一點(diǎn)是,對(duì)于給定的轉(zhuǎn)換階段,無論輸入頻率是多少,S/H 之后的電路組件都可以理想地使用直流信號(hào)。因此,SAR ADC 的比較器或內(nèi)部DAC(數(shù)模轉(zhuǎn)換器)內(nèi)的任何非線性 都不會(huì)隨輸入頻率而變化。我們可以說 ADC 編碼器部分的非線性影響了系統(tǒng)的靜態(tài)(或直流)非線性。靜態(tài)非線性的特征是ADC 傳遞函數(shù)中的DNL(微分非線性)和INL(積分非線性)誤差。


S/H 非線性怎么樣?與有效處理直流信號(hào)的編碼器部分不同,S/H“看到”交流信號(hào)。我們將在下一節(jié)中討論 S/H 非線性的很大一部分如何隨輸入頻率而變化。因此,S/H 決定了 ADC 的動(dòng)態(tài)(或交流)線性度。


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