【導(dǎo)讀】10納米以下節(jié)點(diǎn)的技術(shù)突破成為行業(yè)發(fā)展的關(guān)鍵門檻。三星電子與三星綜合技術(shù)院聯(lián)手，在IEEE國際電子器件會議上公布了——可用于10納米以下制程DRAM的高耐熱核心技術(shù)，為這一領(lǐng)域帶來了歷史性突破。這項以非晶態(tài)銦鎵氧化物材料為核心的創(chuàng)新，不僅攻克了CoP架構(gòu)量產(chǎn)的高溫工藝難題，更以扎實的穩(wěn)定性數(shù)據(jù)為0a、0b世代DRAM的商用鋪平道路，其對全球存儲芯片行業(yè)的重構(gòu)價值值得深入關(guān)注。

IT之家 12 月 17 日消息，據(jù) TheElec，三星電子與三星綜合技術(shù)院（SAIT）于當(dāng)?shù)貢r間 12 月 10 日在舊金山舉行的 IEEE 國際電子器件會議（IEDM）上，公開了一項用于實現(xiàn) 10 nm 以下制程 DRAM 的核心技術(shù)，相關(guān)技術(shù)有望應(yīng)用于 0a 或 0b 世代 DRAM 產(chǎn)品。

相關(guān)成果以“用于 10nm 以下 Cell-on-Periphery（CoP）垂直溝道 DRAM 晶體管的高耐熱非晶氧化物半導(dǎo)體晶體管”為題發(fā)表。

該 DRAM 結(jié)構(gòu)采用 CoP 架構(gòu)，即將存儲單元垂直堆疊在外圍電路之上。以往在該結(jié)構(gòu)中，由于在存儲單元堆疊工藝過程中會產(chǎn)生約 550 ℃ 的高溫，位于下層的外圍晶體管容易受損，導(dǎo)致性能下降。

三星電子通過采用非晶態(tài)銦鎵氧化物（InGaO）材料解決了這一問題?！拔覀兪状窝菔玖丝赡褪?550 攝氏度高溫、溝道長度為 100 納米的非晶 InGaO 基高耐熱垂直溝道晶體管（VCT），并支持將該晶體管集成到單片式（Monolithic）CoP DRAM 架構(gòu)中?！?/p>

溝道是半導(dǎo)體晶體管中電子流動的路徑，其長度指源極與漏極電極之間的距離。溝道越短，電子移動距離越小，晶體管開關(guān)速度越快，功耗也越低，同時晶體管尺寸得以縮小，從而實現(xiàn)更高的集成度。

三星電子進(jìn)一步說明：“在 550 攝氏度的氮?dú)鉄崽幚恚ㄍ嘶穑┕に嚭?，器件的閾值電壓變化（ΔVt）保持在 0.1 eV 以內(nèi)，漏極電流幾乎沒有出現(xiàn)退化?！?/p>

材料革新打破工藝桎梏，成為超微縮DRAM的核心密鑰。三星選擇非晶態(tài)銦鎵氧化物（InGaO）作為晶體管核心材料，并非簡單的替代嘗試，而是精準(zhǔn)瞄準(zhǔn)CoP架構(gòu)量產(chǎn)的最大痛點(diǎn)——550℃高溫?fù)p傷問題。這種材料構(gòu)建的垂直溝道晶體管（VCT），在經(jīng)歷同規(guī)格高溫退火工藝后，閾值電壓變化控制在0.1eV內(nèi)且漏極電流無明顯退化，徹底解決了存儲單元與外圍電路垂直集成的“熱兼容”難題。

CoP架構(gòu)的垂直創(chuàng)新與短溝道設(shè)計，構(gòu)建高密度存儲雙重優(yōu)勢。此次技術(shù)突破實現(xiàn)了“架構(gòu)革新+性能優(yōu)化”的雙重升級：CoP架構(gòu)通過存儲單元垂直堆疊，打破了傳統(tǒng)分離式架構(gòu)的空間限制，而100納米的短溝道設(shè)計則從晶體管核心性能發(fā)力——更短的電子流動路徑直接提升開關(guān)速度、降低功耗，同時縮小器件尺寸，二者結(jié)合讓超微縮制程下的高集成度與高性能形成正向循環(huán)，為0a/0b世代DRAM奠定了“空間省、效率高”的底層優(yōu)勢。

量化數(shù)據(jù)支撐技術(shù)可靠性，加速實驗室成果向商用轉(zhuǎn)化。與單純的技術(shù)概念發(fā)布不同，三星此次同步披露的多項核心性能數(shù)據(jù)，成為技術(shù)可行性的有力背書。從550℃高溫下的電學(xué)參數(shù)穩(wěn)定性，到材料特性與器件性能的關(guān)聯(lián)驗證，這種“技術(shù)突破+數(shù)據(jù)佐證”的模式，不僅增強(qiáng)了行業(yè)對該技術(shù)的信任度，更縮短了工藝優(yōu)化、良率提升的探索周期。