本期大講臺推出EMC工程師網(wǎng)友楊鵬關(guān)于高速PCB的EMC設(shè)計的學習力作：詳細完整的一一剖析高速印制電路板中布局、布線、接地的EMC設(shè)計，并通過具體的實際案例，重點介紹高速印制電路板中的I/O端、混合數(shù)/模、時鐘、電源、信號完整性等電磁兼容設(shè)計。全文中所列的設(shè)計規(guī)則，可以幫助大家在PCB設(shè)計中解決大部分的電磁兼容問題，再通過少量外圍瞬態(tài)抑制器件和濾波電路及適當?shù)耐鈿て帘魏驼_的接地，就可以輕松完成一個滿足電磁兼容要求的產(chǎn)品。

第一講：PCB元器件的EMC布局設(shè)計
第三講：PCB的EMC布線技術(shù)和去耦電容走線實例分析

PCB走線的高頻特性

PCB上的走線是有阻抗、電容和電感特性的。

在高頻情況下，印刷線路板上的走線、過孔、電阻、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻會產(chǎn)生 對高頻信號的反射和吸收。走線的分布電容也會起作用。當走線長度大于噪聲頻率相應波長的1/20時，就產(chǎn)生天線效應，噪聲通過走線向外發(fā)射。

印刷線路板的過孔大約引起0.5pF的電容。一個集成電路本身的封裝材料引入2~6pF電容。一個線路板上的接插件，有520nH的分布電感。一個雙列直插的24引腳集成電路插座，引入4~18nH的分布電感。

這些小的分布參數(shù)對于運行在較低頻率下的微控制器系統(tǒng)是可以忽略不計的，但對于高速系統(tǒng)必須予以特別注意。

避免PCB走線分布參數(shù)影響的措拖如下：

（1）增大走線的間距以減少電容耦合的串擾，遵循3W原則；
（2）平行地布電源線和地線以使PCB電容達到最佳；
（3）將敏感的高頻線布在遠離高噪聲電源線的地方以減少相互之間的耦合；
（4）加寬電源線和地線以減少電源線和地線的阻抗。

PCB布線分割

分割是指用物理上的分割來減少不同類型線之間的耦合，尤其是通過電源線和地線的耦合。

圖2給出了用分割技術(shù)將4個不同類型的電路分割開的例子。在地線面，非金屬的溝用來隔離四個地線面。L和C作為板子上的每一部分的過濾器，減少不同電路電源面間的耦合。
高速數(shù)字電路由于其更高的瞬時功率需求而要求放在靠近電源入口處。接口電路可能會需要抗靜電放電（ESD）和暫態(tài)抑制的器件或電路來提高其電磁抗擾性，應 獨立分割區(qū)域。對于L和C來說，最好不同分割區(qū)域使用各自的L和C，而不是用一個大的L和C，因為這樣它便可以為不同的電路提供不同的濾波特性。

             
                                                              圖2 PCB地線分割

PCB基準面的射頻電流抑制

不管是對多層PCB的基準接地層還是單層PCB的地線，電流的路徑總是從負載回到電源。返回通路的阻抗越低，PCB的電磁兼容性能越好。由于流動在負載和 電源之間的射頻電流的影響，長的返回通路將在彼此之間產(chǎn)生射頻耦合，因此返回通路應當盡可能的短，環(huán)路區(qū)域應當盡可能的小。

PCB布線分離

布線分離的作用是將PCB同一層內(nèi)相鄰線路之間的串擾和噪聲耦合最小化。

所有的信號（時鐘，視頻，音頻，復位等等）在線與線、邊沿到邊沿間應在空間上遠離。為了進一步的減小電磁耦合，將基準地布放在關(guān)鍵信號附近或之間以隔離其他信號線上產(chǎn)生的或信號線相互之間產(chǎn)生的耦合噪聲。

PCB電源線設(shè)計

根據(jù)印制線路板電流的大小，盡量加粗電源線寬度，減少環(huán)路電阻。同時、使電源線、地線的走向和數(shù)據(jù)傳遞的方向一致，這樣有助于增強抗噪聲能力。

PCB反射干擾抑制

為了抑制出現(xiàn)在印制線終端的反射干擾，除了特殊需要之外，應盡可能縮短印制線的長度和采用慢速電路。

必要時可加終端匹配。終端匹配方法比較多，常見終端匹配方法見圖3所示。根據(jù)經(jīng)驗，對一般速度較快的TTL電路，其印制線條長于10cm以上時就應采用終端匹配措施。匹配電阻的阻值應根據(jù)集成電路的輸

出驅(qū)動電流及吸收電流的最大值來決定。時鐘信號較多采用串聯(lián)匹配，見圖4所示。
 
                             
                                                           圖3：常用終端匹配方法

下頁內(nèi)容：PCB的保護分流、及去耦電容配置    
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                                                                           圖4：時鐘信號的匹配

PCB保護與分流線路

在時鐘電路中，局部去耦電容對于減少沿著電源干線的噪聲傳播有著非常重要的作用。但是時鐘線同樣需要保護以免受其他電磁干擾源的干擾，否則，受擾時鐘信號將在電路的其他地方引起問題。

設(shè)置分流和保護線路是對關(guān)鍵信號（比如：對在一個充滿噪聲的環(huán)境中的系統(tǒng)時鐘信號）進行隔離和保護的非常有效的方法。PCB內(nèi)的分流或者保護線路是沿著關(guān) 鍵信號的線路兩邊布放隔離保護線。保護線路不僅隔離了由其他信號線上產(chǎn)生的耦合磁通，而且也將關(guān)鍵信號從與其他信號線的耦合中隔離開來。

分流線路和保護線路之間的不同之處在于分流線路不必兩端端接（與地連接），但是保護線路的兩端都必須連接到地。為了進一步的減少耦合，多層PCB中的保護線路可以每隔一段就加上到地的通路。

PCB去耦電容的配置

在直流電源回路中，負載的變化會引起電源噪聲。例如在數(shù)字電路中，當電路從一個狀態(tài)轉(zhuǎn)換為另一種狀態(tài)時，就會在電源線上產(chǎn)生一個很大的尖峰電流，形成瞬變 的噪聲電壓。局部去耦能夠減少沿著電源干線的噪聲傳播。連接著電源輸入口與PCB之間的大容量旁路電容起著一個低頻騷擾濾波器的作用，同時作為一個電能貯 存器以滿足突發(fā)的功率需求。此外，在每個IC的電源和地之間都應當有去耦電容，這些去耦電容應該盡可能的接近IC引腳，這將有助于濾除IC的開關(guān)噪聲。

配置去耦電容可以抑制因負載變化而產(chǎn)生的噪聲，是印制線路板的可靠性設(shè)計的一種常規(guī)做法，配置原則如下：

• 電源輸入端跨接10~100μF的電解電容器。如有可能，接100μF以上的更好。 
• 原則上每個集成電路芯片都應布置一個0.01μF的瓷片電容，如遇印制板空隙不夠，可每4~8個芯片布置一個1~10μF的鉭電容。這種器件的高頻 阻抗特別小，在500kHz～20MHz范圍內(nèi)阻抗小于1Ω，而且漏電流很小（0.5μA以下）。最好不用電解電容，電解電容是兩層溥膜卷起來的，這種結(jié) 構(gòu)在高頻時表現(xiàn)為電感。
• 對于抗噪能力弱、關(guān)斷時電源變化大的器件，如RAM、ROM存儲器件，應在芯片的電源線和地線之間直接接入高頻退耦電容。
• 電容引線不能太長，尤其是高頻旁路電容不能有引線。

去耦電容值的選取并不嚴格，可按C=1/f計算：即10MHz取0.1μF。對微控制器構(gòu)成的系統(tǒng)，取0.1~0.01μF之間都可以。好的高頻去耦電容可以去除高到1GHz的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。

此外，還應注意以下兩點：

• 在印制板中有接觸器、繼電器、按鈕等元件時．操作它們時均會產(chǎn)生較大火花放電，必須采用RC吸收電路來吸收放電電流。一般R取1~2kΩ，C取2.2~4.7μF。
• CMOS的輸入阻抗很高，且易受感應，因此在使用時對不用端要通過電阻接地或接正電源。

第一講：PCB元器件的EMC布局設(shè)計
第三講：PCB的EMC布線技術(shù)和去耦電容走線實例分析